CN103838888B - 集成电路spice模型中的应力影响模型的优化 - Google Patents

集成电路spice模型中的应力影响模型的优化 Download PDF

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Abstract

本发明涉及优化集成电路SPICE模型中的应力影响模型的方法和装置，以及制造集成电路的方法。该应力影响模型利用版图参数和与工艺相关的工艺模型参数来计算应力对晶体管参数的影响，所述优化应力影响模型的方法包括：获取版图中多个版图区域的至少一个版图参数的值以及晶圆上相对应的多个晶圆区域的至少一个工艺参数的值；基于所获取的版图参数的值和工艺参数的值，建立表示所述工艺参数对版图参数的依赖性的函数；以及将所述函数作为工艺模型参数应用到所述应力影响模型中。利用上述方法得到的应力影响模型，能够反映出工艺参数波动对晶体管性能的影响，从而更准确地模拟诸如晶体管等器件的特性，以有助于集成电路的设计和制造。

Description

集成电路SPICE模型中的应力影响模型的优化
技术领域
本公开一般地涉及集成电路（IC）的设计和制造，特别涉及集成电路SPICE模型中的应力影响模型的优化。
背景技术
随着集成电路技术的发展，应力作为一种影响晶体管器件性能的因素得到了广泛的研究和应用。对晶体管施加的应力具有许多来源，包括浅沟槽隔离（STI）、源/漏嵌入式SiGe（eSiGe）、硅化物、替代栅极等等。这些应力对载流子迁移率、阈值电压以及其它参数（诸如漏致势垒降低（DIBL）、载流子饱和速度等）有显著影响。因此，在设计集成电路时，需要考虑到应力的影响。
另一方面，集成电路的建模和仿真已经成为设计制造集成电路过程中不可或缺的手段。其中，SPICE（Simulation Program withIntegrated Circuit Emphasis）是最为普遍的仿真程序，其衍生出了各种版本的SPICE工具，它们都采用了由美国加州大学伯克利分校开发的SPICE仿真算法。随着半导体技术的发展，越来越多的模型和参数被包括到SPICE中以仿真新出现的效应。
SPICE最新的BSIM4模型包括了应力影响模型（Stress EffectModel），其中考虑到了应力对晶体管性能的影响。更具体地，在BSIM4模型中认为，由工艺所引起的应力影响使得晶体管性能成为有源区尺寸和器件位置等版图参数的函数。因此，在BSIM4的应力影响模型中，计算了在一定工艺条件下，版图参数对载流子迁移率和阈值电压等晶体管参数的影响，以此来表征应力对晶体管性能的影响。图1示出了现有技术中引入了应力影响模型的SPICE模型100的示意图，其中，在核心SPICE模型110的基础上，加入了依赖版图参数的应力影响模型120作为补充，以考虑应力对器件性能的影响。作为例子，应力影响模型120中可以包含关于载流子迁移率的模型130和关于阈值电压的模型140。
然而，现有的应力影响模型并不能准确描述应力对晶体管性能的影响，因此，存在对改进的SPICE模型中的应力影响模型的需要。
发明内容
在BSIM4的应力影响模型中，工艺条件由与工艺相关的工艺模型参数，诸如针对应力影响的基础载流子迁移率增强因子KU0，来表征。对于给定的工艺条件，该模型中的工艺模型参数为常数。然而在实际中，随着节点尺寸的不断减小，即使在工艺条件已经设定的情况下，诸如Ge含量、SiGe生长速率、SiGe膜厚度等工艺参数也可能会出现明显的波动（variation）。从而，应力影响模型中在给定工艺条件下为常数的工艺模型参数无法反映出实际的工艺参数波动及其对应力的影响。
发明人发现，工艺参数的波动可能与版图参数有关。为此，提出了一种优化的应力影响模型，其能够更准确地模拟诸如晶体管等器件的特性，从而有助于集成电路的设计和制造。
根据本公开的一个方面，提供一种优化集成电路SPICE模型中的应力影响模型的方法，该应力影响模型利用版图参数和与工艺相关的工艺模型参数来计算应力对晶体管参数的影响，所述方法包括：获取版图中多个版图区域的至少一个版图参数的值以及晶圆上相对应的多个晶圆区域的至少一个工艺参数的值；基于所获取的版图参数的值和工艺参数的值，建立表示所述工艺参数对版图参数的依赖性的函数；以及将所述函数作为工艺模型参数应用到所述应力影响模型中。
根据一个实施例，所述函数是半对数函数或线性函数，并且所述函数是通过对所获取的多个版图区域的版图参数的值和多个晶圆区域的工艺参数的值进行拟合来建立的。
根据一个实施例，所述工艺参数是对晶体管施加应力的工艺中所涉及的工艺参数。
根据一个实施例，所述工艺参数是与嵌入式SiGe（eSiGe）工艺相关的工艺参数。
根据一个实施例，所述工艺参数包括以下至少一个：嵌入的SiGe中的Ge含量，源/漏凹陷区的深度，嵌入的SiGe的体积，SiGe的生长速率，外延生长的SiGe膜的厚度。
根据一个实施例，所述版图参数包括硅覆盖率，其中，硅覆盖率被定义为：在给定的版图区域中，露出硅的部分的面积与该版图区域的面积之比。
根据一个实施例，所述版图参数的值是从物理版图设计图形中提取的，并且，所述工艺参数的值是利用工艺监测工具从与该物理版图设计图形相对应的晶圆上测得的。
根据一个实施例，所述至少一个工艺参数包括多个工艺参数，并且，建立所述函数包括：针对每一个工艺参数，建立表示该工艺参数对版图参数的依赖性的子函数，并且将各个子函数进行组合以得到所述函数。
根据一个实施例，所述晶体管参数包括载流子迁移率和阈值电压中的至少一个，并且，如果所述晶体管参数包括载流子迁移率，则所述工艺模型参数包括KU0，而如果所述晶体管参数包括阈值电压，则所述工艺模型参数包括KVTH0、STK2和STETA0，其中：KU0是针对应力影响的基础载流子迁移率增强因子，KVTH0是针对应力影响的VTH偏移因子，STK2是与VTH0的变化有关的K2偏移因子，STETA0是与VTH0的变化有关的ETA0偏移因子，其中，VTH是晶体管阈值电压，VTH0是衬底零偏置时的阈值电压，K2是二阶体偏置系数，ETA0是亚阈值区域中的漏致势垒降低（DIBL）系数。
根据本公开的另一个方面，提供一种优化集成电路SPICE模型中的应力影响模型的装置，该应力影响模型利用版图参数和与工艺相关的工艺模型参数来计算应力对晶体管参数的影响，所述装置包括：获取版图中多个版图区域的至少一个版图参数的值以及晶圆上相对应的多个晶圆区域的至少一个工艺参数的值的部件；基于所获取的版图参数的值和工艺参数的值，建立表示所述工艺参数对版图参数的依赖性的函数的部件；以及将所述函数作为工艺模型参数应用到所述应力影响模型中的部件。
根据一个实施例，所述函数是半对数函数或线性函数，并且所述函数是通过对所获取的多个版图区域的版图参数的值和多个晶圆区域的工艺参数的值进行拟合来建立的。
根据一个实施例，所述工艺参数是对晶体管施加应力的工艺中所涉及的工艺参数。
根据一个实施例，所述工艺参数是与嵌入式SiGe（eSiGe）工艺相关的工艺参数。
根据一个实施例，所述工艺参数包括以下至少一个：嵌入的SiGe中的Ge含量，源/漏凹陷区的深度，嵌入的SiGe的体积，SiGe的生长速率，外延生长的SiGe膜的厚度。
根据一个实施例，所述版图参数包括硅覆盖率，其中，硅覆盖率被定义为：在给定的版图区域中，露出硅的部分的面积与该版图区域的面积之比。
根据一个实施例，所述版图参数的值是从物理版图设计的图形中提取的，并且，所述工艺参数的值是利用工艺监测工具从与该物理版图设计的图形相对应的晶圆上测得的。
根据一个实施例，所述至少一个工艺参数包括多个工艺参数，并且，建立所述函数的部件包括：针对每一个工艺参数，建立表示该工艺参数对版图参数的依赖性的子函数的部件；以及将各个子函数进行组合以得到所述函数的部件。
根据一个实施例，所述晶体管参数包括载流子迁移率和阈值电压中的至少一个，并且，如果所述晶体管参数包括载流子迁移率，则所述工艺模型参数包括KU0，而如果所述晶体管参数包括阈值电压，则所述工艺模型参数包括KVTH0、STK2和STETA0，其中：KU0是针对应力影响的基础载流子迁移率增强因子，KVTH0是针对应力影响的VTH偏移因子，STK2是与VTH0的变化有关的K2偏移因子，STETA0是与VTH0的变化有关的ETA0偏移因子，其中，VTH是晶体管阈值电压，VTH0是衬底零偏置时的阈值电压，K2是二阶体偏置系数，ETA0是亚阈值区域中的漏致势垒降低（DIBL）系数。
根据本发明的又一个方面，提供一种制造集成电路的方法，包括：利用上面描述的实施例中提供的方法来优化SPICE模型中的应力影响模型；将优化的应力影响模型结合到SPICE模型中；以及基于该SPICE模型的仿真结果来制造集成电路。
利用根据本发明的优化的SPICE模型，能够更准确地反映出实际集成电路中的应力影响，从而更好地模拟半导体器件的特性，以有助于集成电路的设计和制造。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同描述一起用于解释本发明的原理。参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1示出现有技术中包含应力影响模型的SPICE模型的示意性框图。
图2示出根据本发明一个实施例的包含应力影响模型的SPICE模型的示意性框图。
图3示意性地示出典型的晶体管器件物理版图设计的图形。
图4示出根据本发明一个实施例的优化SPICE模型中的应力影响模型的方法的流程图。
图5示出根据本发明一个具体示例的优化SPICE模型中的应力影响模型的方法的流程图。
图6A-6C根据本发明的实施例示意性地绘出工艺参数对版图参数的依赖关系。
图7示出根据本发明一个实施例的制造集成电路的方法的流程图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
图1示出现有技术中包含应力影响模型的SPICE模型的示意性框图。在应力影响模型120中，基于版图参数和与工艺相关的工艺模型参数来计算应力对晶体管参数的影响，其中，对于给定的工艺条件，工艺模型参数为常数，而版图参数取决于物理版图设计的图形。将该应力影响模型120结合到核心SPICE模型中，就可以在对集成电路进行仿真时考虑到应力对器件性能的影响。
下面以BSIM4模型为示例，来介绍关于载流子迁移率的模型130和关于阈值电压的模型140。
关于载流子迁移率的模型130可以表示如下：
其中，在式（1）中，μeff是考虑了应力影响后的载流子迁移率，μeff0是不考虑应力影响的载流子迁移率，从而ρμeff是由于应力影响导致的载流子迁移率相对变化。式（2）描述了载流子迁移率相对变化ρμeff对版图参数的依赖性。在式（2）中，KU0是针对应力影响的基础载流子迁移率增强因子，其作为与工艺相关的工艺模型参数，在给定的工艺条件下为常数；Kstress_u0、Inv_sa和Inv_sb为与版图参数有关的函数，版图参数诸如沟道长度Ldrawn、沟道宽度Wdrawn、SA、SB等等，其中SA和SB分别为从定义氧化层（Oxide Definition，简称OD）的一侧边缘和另一侧边缘到栅极的距离。图3示意性地示出典型的晶体管器件物理版图设计的图形，其中示出了版图参数Ldrawn、Wdrawn、SA、SB和LOD（OD的长度）。
关于阈值电压的模型140可以表示如下：
其中，VTH0、K2和ETA0分别是考虑了应力影响后的衬底零偏置时的阈值电压、二阶体偏置系数、和亚阈值区域中的漏致势垒降低（DIBL）系数；而VTH0original、K2original和ETA0original分别是未考虑应力影响的衬底零偏置时的阈值电压、二阶体偏置系数、和亚阈值区域中的DIBL系数。KVTH0是针对应力效应的晶体管阈值电压（VTH）偏移因子，STK2是与VTH0的变化有关的K2偏移因子，STETA0是与VTH0的变化有关的ETA0偏移因子，它们作为与工艺相关的工艺模型参数，在给定的工艺条件下为常数。Kstress_vth0、Inv_sa、Inv_sb、Inv_saref和Inv_sbref为与版图参数有关的函数，版图参数诸如沟道长度Ldrawn、沟道宽度Wdrawn、SA、SB等等。
关于BSIM4模型中的应力影响模型，更多细节可以参考BSIM4v4.7MOSFET MODEL-User’s Manual（http://www-device.eecs.berkeley.edu/bsim/BSIM4/BSIM470/BSIM470_Manual.pdf），其全文通过引用结合于此。
可见，在现有的BSIM4的应力影响模型中，在给定的工艺条件下，工艺模型参数KU0、KVTH0、STK2和STETA0为常数。然而在实际中，由于不可避免地存在工艺参数波动，使得在给定的工艺条件下将工艺模型参数设定为常数无法很好地模拟出应力对晶体管性能的影响。为此，本发明对应力影响模型进行了优化，以考虑工艺参数波动的影响。发明人发现，工艺参数的波动可能与版图参数有关，因此，为了反映工艺参数波动的影响，可以在应力影响模型中，将工艺模型参数作为版图参数的函数而非常数来进行计算。
图2示出根据本发明一个实施例的包含应力影响模型的SPICE模型200的示意性框图。与图1相比，在图2中对应力影响模型120进行了修改，加入了工艺参数波动的影响。具体地，在经修改的应力影响模型220中，工艺模型参数不再是常数，而是作为版图参数的函数被计算。这里，工艺模型参数可以是KU0、KVTH0、STK2和STETA0中的一项或多项，或者也可以是别的与工艺相关的模型参数，这取决于所采用的应力影响模型。
下面结合图4来描述根据本发明一个实施例的优化SPICE模型中的应力影响模型的方法400。该应力影响模型利用版图参数和与工艺相关的工艺模型参数（例如KU0）来计算应力对晶体管参数的影响。晶体管参数可以包括载流子迁移率、阈值电压、以及任何其它可以表征晶体管性能的仿真参数。
在步骤410，获取版图中多个版图区域的至少一个版图参数的值以及晶圆上相对应的多个晶圆区域的至少一个工艺参数的值。
根据一个实施例，可以从物理版图设计的图形中提取版图参数的值，并且可以利用工艺监测工具从与该物理版图设计的图形相对应的晶圆上测量工艺参数的值。该版图参数可以是能够从物理版图中提取出的各种几何参数。根据一个实施例，该版图参数可以是硅覆盖率，其定义为：在给定的版图区域中，露出硅的部分的面积与该版图区域的面积之比。对晶圆进行测量的工艺监测工具例如可以是二次离子质谱仪（SIMS）、透射电子显微镜（TEM）、扫描电子显微镜（SEM）、X射线衍射仪（XRD）等等。
根据一个实施例，所测量的工艺参数可以是对晶体管施加应力的工艺（例如在STI中形成氧化层、以特定应力沉积氮化硅覆盖层、在源/漏区中嵌入SiGe的技术等）中所涉及的工艺参数。在各种应力相关工艺中，源/漏区eSiGe工艺可以实现器件性能的较大改进，得到了广泛研究和应用。所谓eSiGe技术，是先将晶体管的源/漏区刻蚀掉，再通过选择性外延填充上SiGe的外延层，于是SiGe引入的应力被传导至沟道，从而提升了载流子迁移率。对于eSiGe工艺，所测量的工艺参数例如可以是：嵌入的SiGe中的Ge含量，蚀刻形成的源/漏凹陷区的深度，嵌入的SiGe的体积，SiGe的生长速率，外延生长的SiGe膜的厚度，等等。
需要注意的是，在步骤410中，可以获取多个工艺参数的值。对于每个工艺参数，都具有在多个晶圆区域中测得的一组值。类似地，可以获取多个版图参数的值。对于每个版图参数，都具有在多个版图区域中提取出的一组值。工艺参数的数量和版图参数的数量可以根据需要进行选择，彼此没有关联。
在步骤420，基于所获取的版图参数的一组值和工艺参数的一组值，建立表示工艺参数对版图参数的依赖性的函数。
对于相对应的各个版图区域和晶圆区域，分别有一对版图参数值和工艺参数值。因此，可以通过例如拟合来建立表示工艺参数对版图参数的依赖性的函数。根据一个实施例，该函数是线性函数。根据另一个实施例，该函数是半对数函数。对于多个工艺参数的情况，可以分别建立每个工艺参数对（一个或多个）版图参数的依赖性的子函数，然后将各个子函数进行组合来得到表示所有工艺参数对版图参数的依赖性的函数。
在步骤430，将在步骤420获得的函数作为工艺模型参数应用到应力影响模型中。因而，在方法400中，即使对于给定的工艺条件，工艺模型参数也不再是常数，而是作为版图参数的函数，随着版图参数的变化而变化。对于不同的版图区域，版图参数可能不同，使得工艺模型参数随之变化（意味着工艺参数也发生波动）。从而，该应力影响模型能够反映出工艺参数的波动对晶体管性能的影响。
下面结合图5来讨论一个具体示例。在该示例中，所获取的版图参数为硅覆盖率Si_Coverage，所获取的工艺参数为嵌入源/漏区的SiGe中的Ge含量，要进行优化的应力影响模型是式（2）所示的关于载流子迁移率的模型。
图5示出了根据该具体示例的优化SPICE模型中的应力影响模型的方法的流程图。
在步骤510，获取版图中不同区域的版图参数Si_Coverage的值，并且获取晶圆上相应的各个区域的嵌入式SiGe中的Ge含量的值。
在步骤520，基于Si_Coverage的各个值和相应区域中Ge含量的各个值，建立表示Ge含量对Si_Coverage的依赖性的函数：X1=F1(Si_Coverage)。其中，X1可以是Ge含量，也可以根据需要是取决于Ge含量的模型参数。
根据一个实施例，函数F1可以是线性函数，例如：
X1＝F1(Si_Coverage)＝KUA1·(1+KUB1·(Si_Covergae)) （6）
根据另一个实施例，函数F1可以是半对数函数，例如：
其中，KUA1和KUB1均为拟合系数。
在步骤530，将函数X1=F1(Si_Coverage)作为工艺模型参数KU0代入到式（2）中，得到经修改的关于载流子迁移率的模型，如式（8）所示。
该修改后的模型考虑到了工艺参数波动对载流子迁移率的影响，从而能够更准确地模拟器件特性。
类似地，可以对关于阈值电压的模型中的VTH0、K2和ETA0进行优化，使得KVTH0、STK2和STETA0作为版图参数的函数，以更好地模拟晶体管的阈值电压特性。
作为替换示例，在方法500中可以考虑多个工艺参数对相同或不同版图参数的依赖性。例如，对于eSiGe工艺，可以考虑嵌入式SiGe中的Ge含量、源/漏凹陷区的深度、SiGe的生长速率分别对Si_Coverage的依赖性。由此，在步骤520中，Ge含量对Si_Coverage的依赖性可以体现为子函数X1=F1(Si_Coverage)，源/漏凹陷区的深度对Si_Coverage的依赖性可以体现为子函数X2=F2(Si_Coverage)，SiGe的生长速率对Si_Coverage的依赖性可以体现为子函数X3=F3(Si_Coverage)。然后，将三个子函数进行组合，来得到表示所有工艺参数对版图参数的依赖性的函数。例如，可以用XX=X1*X2*X3=F1(Si_Coverage)*F2(Si_Coverage)*F3(Si_Coverage)来表示这三个工艺参数对版图参数Si_Coverage的依赖性。从而，在步骤530中，可以将函数XX=F1(Si_Coverage)*F2(Si_Coverage)*F3(Si_Coverage)作为工艺模型参数KU0代入到式（2）中，得到经修改的关于载流子迁移率的模型，如式（9）所示。
需要注意的是，虽然该示例中的三个子函数均以Si_Coverage为自变量，但是它们也可以分别利用不同的版图参数作为自变量。
图6A-6C示意性地绘出了上述示例中的三个工艺参数对Si_Coverage的依赖关系。其中，Ge含量、源/漏凹陷区的深度和SiGe的生长速率均是在一定工艺条件下对晶圆进行测量所得到的，而Si_Coverage是从相对应的物理版图设计的图形中提取出来的。出于示意目的，仅仅示出了三个工艺参数的变化趋势而未给出具体的数值。可以看出，尽管处于设定的工艺条件下，这些工艺参数仍会随着Si_Coverage的变化而发生波动。因此，对SPICE模型中的应力影响模型进行优化以反映工艺参数的波动是很有必要的。
图7示出根据本发明一个实施例的制造集成电路的方法700的流程图。在步骤710，根据前面描述的任一实施例的方法对应力影响模型进行优化。在步骤720，将优化的应力影响模型结合到SPICE模型中。然后，在步骤730，基于SPICE模型的仿真结果来制造集成电路。
能够以许多方式来实现本发明实施例的优化SPICE模型中的应力影响模型的方法。例如，可通过软件、硬件、固件或者软件、硬件、固件的任何组合来实现该方法。用于所述方法的步骤的上述顺序仅是为了进行说明，本发明的方法的步骤不限于以上具体描述的顺序，除非以其它方式特别说明。此外，在一些实施例中，还可将本发明实施为记录在记录介质中的程序，这些程序包括用于实现根据本发明的方法的机器可读指令。因而，本发明还覆盖存储用于执行根据本发明的方法的程序的记录介质。
本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于计算机可读存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁盘、光盘或者固态存储器等各种可以存储程序代码的介质。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (19)

1.一种优化集成电路SPICE模型中的应力影响模型的方法，该应力影响模型利用版图参数和与工艺相关的工艺模型参数来计算应力对晶体管参数的影响，所述方法包括：
获取版图中多个版图区域的至少一个版图参数的值以及晶圆上相对应的多个晶圆区域的至少一个工艺参数的值；
基于所获取的版图参数的值和工艺参数的值，建立表示所述工艺参数对版图参数的依赖性的函数；以及
将所述函数作为工艺模型参数代入到所述应力影响模型中。
2.如权利要求1所述的方法，其中，所述函数是半对数函数或线性函数，并且所述函数是通过对所获取的多个版图区域的版图参数的值和多个晶圆区域的工艺参数的值进行拟合来建立的。
3.如权利要求1所述的方法，其中，所述工艺参数是对晶体管施加应力的工艺中所涉及的工艺参数。
4.如权利要求3所述的方法，其中，所述工艺参数是与嵌入式SiGe(eSiGe)工艺相关的工艺参数。
5.如权利要求4所述的方法，其中，所述工艺参数包括以下至少一个：嵌入的SiGe中的Ge含量，源/漏凹陷区的深度，嵌入的SiGe的体积，SiGe的生长速率，外延生长的SiGe膜的厚度。
6.如权利要求1所述的方法，其中，所述版图参数包括硅覆盖率，其中，硅覆盖率被定义为：在给定的版图区域中，露出硅的部分的面积与该版图区域的面积之比。
7.如权利要求1所述的方法，其中，所述版图参数的值是从物理版图设计图形中提取的，并且，所述工艺参数的值是利用工艺监测工具从与该物理版图设计图形相对应的晶圆上测得的。
8.如权利要求1所述的方法，其中，所述至少一个工艺参数包括多个工艺参数，并且，建立所述函数包括：
针对每一个工艺参数，建立表示该工艺参数对版图参数的依赖性的子函数，并且
将各个子函数进行组合以得到所述函数。
9.如权利要求1所述的方法，其中，所述晶体管参数包括载流子迁移率和阈值电压中的至少一个，并且，如果所述晶体管参数包括载流子迁移率，则所述工艺模型参数包括KU0，而如果所述晶体管参数包括阈值电压，则所述工艺模型参数包括KVTH0、STK2和STETA0，其中：
KU0是针对应力影响的基础载流子迁移率增强因子，
KVTH0是针对应力影响的VTH偏移因子，
STK2是与VTH0的变化有关的K2偏移因子，
STETA0是与VTH0的变化有关的ETA0偏移因子，
其中，VTH是晶体管阈值电压，VTH0是衬底零偏置时的阈值电压，K2是二阶体偏置系数，ETA0是亚阈值区域中的漏致势垒降低(DIBL)系数。
10.一种优化集成电路SPICE模型中的应力影响模型的装置，该应力影响模型利用版图参数和与工艺相关的工艺模型参数来计算应力对晶体管参数的影响，所述装置包括：
获取版图中多个版图区域的至少一个版图参数的值以及晶圆上相对应的多个晶圆区域的至少一个工艺参数的值的部件；
基于所获取的版图参数的值和工艺参数的值，建立表示所述工艺参数对版图参数的依赖性的函数的部件；以及
将所述函数作为工艺模型参数代入到所述应力影响模型中的部件。
11.如权利要求10所述的装置，其中，所述函数是半对数函数或线性函数，并且所述函数是通过对所获取的多个版图区域的版图参数的值和多个晶圆区域的工艺参数的值进行拟合来建立的。
12.如权利要求10所述的装置，其中，所述工艺参数是对晶体管施加应力的工艺中所涉及的工艺参数。
13.如权利要求12所述的装置，其中，所述工艺参数是与嵌入式SiGe(eSiGe)工艺相关的工艺参数。
14.如权利要求13所述的装置，其中，所述工艺参数包括以下至少一个：嵌入的SiGe中的Ge含量，源/漏凹陷区的深度，嵌入的SiGe的体积，SiGe的生长速率，外延生长的SiGe膜的厚度。
15.如权利要求10所述的装置，其中，所述版图参数包括硅覆盖率，其中，硅覆盖率被定义为：在给定的版图区域中，露出硅的部分的面积与该版图区域的面积之比。
16.如权利要求10所述的装置，其中，所述版图参数的值是从物理版图设计的图形中提取的，并且，所述工艺参数的值是利用工艺监测工具从与该物理版图设计的图形相对应的晶圆上测得的。
17.如权利要求10所述的装置，其中，所述至少一个工艺参数包括多个工艺参数，并且，建立所述函数的部件包括：
针对每一个工艺参数，建立表示该工艺参数对版图参数的依赖性的子函数的部件；以及
将各个子函数进行组合以得到所述函数的部件。
18.如权利要求10所述的装置，其中，所述晶体管参数包括载流子迁移率和阈值电压中的至少一个，并且，如果所述晶体管参数包括载流子迁移率，则所述工艺模型参数包括KU0，而如果所述晶体管参数包括阈值电压，则所述工艺模型参数包括KVTH0、STK2和STETA0，其中：
KU0是针对应力影响的基础载流子迁移率增强因子，
KVTH0是针对应力影响的VTH偏移因子，
STK2是与VTH0的变化有关的K2偏移因子，
STETA0是与VTH0的变化有关的ETA0偏移因子，
其中，VTH是晶体管阈值电压，VTH0是衬底零偏置时的阈值电压，K2是二阶体偏置系数，ETA0是亚阈值区域中的漏致势垒降低(DIBL)系数。
19.一种制造集成电路的方法，包括：
利用权利要求1-9中任一项所述的方法来优化SPICE模型中的应力影响模型；
将优化的应力影响模型结合到SPICE模型中；以及
基于该SPICE模型的仿真结果来制造集成电路。
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