CN103748676A - 使用中介层的堆叠模块封装结构 - Google Patents
使用中介层的堆叠模块封装结构 Download PDFInfo
- Publication number
- CN103748676A CN103748676A CN201280038219.XA CN201280038219A CN103748676A CN 103748676 A CN103748676 A CN 103748676A CN 201280038219 A CN201280038219 A CN 201280038219A CN 103748676 A CN103748676 A CN 103748676A
- Authority
- CN
- China
- Prior art keywords
- semiconductor device
- intermediary layer
- passage
- aforementioned
- stack module
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/46—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids
- H01L23/473—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids by flowing liquids
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
- H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05573—Single external layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
- H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12041—LED
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
本发明提供一种即使由大功率半导体器件堆叠而成,亦能抑制因半导体器件的功耗发热引起的升温,从而保证系统稳定工作的堆叠模块的封装结构。在基板(10)上,载有包括中介层(30)、第1半导体器件(11b)及第2半导体器件(12b)的堆叠模块(40)、以及包络覆盖堆叠模块(40)的外罩(42)。外罩(42)与基板(10)形成的内部空间(50),由配置在外罩(42)与基板(10)间的分隔坝(51)分割成连通导入口(43)上游空间与连通排出口(44)的下游空间。经由中介层(30)的通道,连通上游空间与下游空间。第1半导体器件(11b)及第2半导体器件(12b)由流经通道(31)的流体(L)进行冷却。
Description
技术领域
本发明是一种由多个半导体器件堆叠而成的堆叠模块(以下亦称堆叠器件模块),进而言之,是一种能抑制因大功率半导体器件升温,从而保证稳定工作。利用中介层实现的堆叠模块封装结构。
背景技术
近年,以硅为代表的半导体工业领域技术进步巨大。不论工业民生,器械或系统的小型化、轻量化、低价格化、高功能化等均得益于此。另一方面,对半导体器件的高集成度化、高速化、高功能化的期待并未停止,包括小型化。
作为应对之策,是缩小器件基本单元(例晶体管)的尺寸,以达到增加器件数量的目的。此策的优点是,细微化提高了工作频率(高速化);高集成度带来了高功能化(或减少装载的半导体器件数量)。然而,高速化和高集成度化也增加了半导体器件的内部电力消耗。带来了性能不稳或半导体器件本身受破坏的危险性。为降低此类危险,半导体器件的散热技术(或冷却技术)是必不可少的。
以前就有多种半导体器件的降温技术。如将散热叶片(多为铝合金制)贴在大功率半导体器件上,对叶片加以吹风,用流动空气冷却的技术。在功率较低(例如数瓦)时,能以此技术解决。然而,最新的半导体器件功率很大,电脑CPU等可能高达100瓦以上。此类大功率半导体器件,若不能充分散热,则可能因半导体器件升温导致热失控或热破坏。因此,半导体器件的极限性能可谓受制于散热技术。
由多个半导体器件堆叠而成「堆叠模块(堆叠器件模块)」,可以较容易实现高集成度。在此结构中,下层的半导体器件的功耗发热,不仅使其本身升温,亦会影响上层的半导体器件。堆叠模块上层若有对动作温度敏感的半导体器件时,则可能导致堆叠模块整体的热不稳定。因此对堆叠模块封装结构而言,最好是大功率半导体器件的功耗发热在传至上层半导体器件之前排出于外,以免堆叠器件间产生热扩散。
图31所示,是公知的堆叠器件(堆叠模块)的封装结构。该图是专利文献1中的图1A。
图31中,堆叠模块110由符号110a、110b、110c堆叠而成。符号110a、110b、110c各有多条蚀刻而成的通道175(图31中,符号175只表示了主要通道)。向通道175内灌流流体(冷媒),即可冷却堆叠模块110。流体只流动于堆叠的110a、110b、110c之间形成的狭窄通道175内。此外,如110a、110b、110c是半导体晶片,其厚度通常是数百微米(μm)以下。
在110a、110b、110c的垂直方向,经由符号123所示的TSV(Through SiliconVia,硅贯通电极)彼此相互导通。
[专利文献]
[专利文献1]美国发明专利申请公开第2009/031186号说明书。
发明内容
图31所示的堆叠模块(堆叠器件模块)封装结构中,通道175形成为宛如「柱林回廊」,且其高度在数百微米(μm)以下,因此向通道175内灌流流体(冷媒)的阻抗很大。
图31用符号111下侧向下箭头与向右箭头标明了流体的流向。沿向下箭头流入堆叠模块110周围的流体,不仅沿右箭头流入110a、110b、110c之间的通道175内,也会在110a、110b、110c周围流动。如上所述通道175的高度较低、而110a、110b、110c周围空间宽广,则可想见使流体难以流入通道175内,大部分流体会在110a、110b、110c周围流动。而且,通道175依存于110a、110b、110c;(沿流体的流向的)形状各异。很难保证各层通道175间的均一流量。
前述可知,图31的封装结构,并不易实现110a、110b、110c的充分冷却(或使110a、110b、110c充分散热)。
再者,由于在设置于堆叠模块110下层的110c的功耗发热,不仅会引起晶片110c升温度,而且会影响其上层的110a、110b。因此不仅要冷却堆叠模块110本身,最好是抑制下层的110c发热的传递。然而,由于难以实现各层通道175间的均一流量,从而难以抑制110a、110b、110c间的热扩散。
本发明是考虑了前述因素,其目的是提供一种即使由大功率半导体器件堆叠而成,亦能抑制因半导体器件的功耗发热引起的升温,从而保证系统稳定工作的堆叠模块的封装结构。
本发明另一目的是提供一种,通过抑制半导体器件间的热扩散,从而达到抑制堆叠模块整体升温的堆叠模块的封装结构,
其他未明记的本发明目的,通过以下说明及附图即可明了。
[技术方案]
(1)本发明的堆叠模块封装结构,其特征是:
由基板;
装载于基板上,包括中介层、以及设置于该中介层一侧的1个以上的第1半导体器件和设置于中介层相反侧的1个以上的第2半导体器件的堆叠模块;
紧固于基板上,并将堆叠模块内包,和基板一起形成内部空间的外罩;
以及设置于外罩与基板之间,用以分隔内部空间的分隔坝(分隔构件)所构成;
中介层有着从一端贯通(延伸)至另一端的通道;
外罩有着将吸收热量的流体从外部导入内部空间的导入口和将流体从内部空间往外部排出的排出口;
内部空间,除导入口与排出口之外都是密封的,由分隔坝分割成连通导入口上游空间与连通排出口的下游空间;经通道,上游空间与下游空间相互连通。
本发明的堆叠模块封装结构中,设在基板与外罩间的分隔坝。将外罩与基板形成的内部空间,分隔成上游空间与下游空间。因此,在堆叠模块外围,不存在连结上游空间与下游空间的通道。
另一方面,由于堆叠模块内部的中介层内有通道,连通上游空间与下游空间。此通道担当了连结上游空间与下游空间的流路功能。
因此,能将通过导入口进入上游空间的流体有效地灌入中介层的通道内。经过通道内的流体,边有效地吸收中介层两侧第1半导体器件、第2半导体器件的功耗发热,边流往下游空间,进而通过排出口,将热量排出。
如上所述,本发明的堆叠模块封装结构,由于能有效地利用流体的冷却效果,因此能充分地冷却堆叠模块内,中介层两侧的第1半导体器件与第2半导体器件。
又,在堆叠模块内部,因第1半导体器件与第2半导体器件分别置于中介层两侧,所以第1半导体器件与第2半导体器件间的相互热扩散也被抑制。
总之,能够抑制第1半导体器件与第2半导体器件的功耗发热引起的升温。换而言之,即使第1半导体器件与第2半导体器件是大功率半导体器件,亦能抑制因功耗发热引起的升温,从而保证系统稳定工作。
(2)本发明的堆叠模块封装结构的优选实例是,分隔坝的一部分从形成于外罩的开口裸露于外部。
(3)本发明的堆叠模块封装结构的优选实例是,中介层具备设置于通道内壁的指定区域的热反射层及热辐射层的至少一种。
(4)本发明的堆叠模块封装结构的优选实例是,中介层的通道具备横截面积相对较小的第1区域与横截面积相对较大的第2区域。
(5)本发明的堆叠模块封装结构的优选实例是,分隔坝设置于2处以上。
(6)本发明的堆叠模块封装结构的优选实例是,更具备覆盖外罩并紧固于基板上的第2外罩。
(7)本说明书中,将相关用语作如下定义。
*基板:只要能满足支撑堆叠模块的刚性要求,其构成或材质为任意。
*半导体器件:指包括以下(i)、(ii)的所有半导体器件。
(i)完成晶圆工序,从半导体晶圆切出的半导体晶片(裸晶片)。该半导体晶片至少包括有至少1个以上晶体管、二极管等半导体器件的所谓集成电路。
(ii)已封装的半导体晶片。包括球栅阵列(BGA)、晶片尺寸封装(CSP)等。
*电子零件:亦称无源器件。有电阻、电容器、电感(线圈)等。亦有将多个单功能器件(个别零件)组合而成的模块(例如电阻模块)。包括传感器或传动器等特定功能的电子器件。也包括与信号处理电路、驱动电路等集成后的传感器或传动器。
*堆叠模块:由2层以上半导体器件堆叠而成。堆叠各层间的导通有金属丝焊、贯通电极(TSV)等,方法不拘。例如,由中介层和装在其一侧的至少1个以上的第1半导体器件、以及装在中介层反侧的至少1个以上的第2半导体器件所构成的情形,称之为「3层堆叠模快」。堆叠层更多的情形,则称“多层堆叠模块”。
*封装结构:包括基板与装载于其上的堆叠模块及外罩。
*中介层:设置于第1半导体器件与第2半导体器件之间,具有从其一端贯通(延伸)至另一端的通道。中介层两侧表面分别布有导通半导体器件用的电极(连接垫)。并且,中介层两侧表面有时会有称为“再布线层”的线路图案。此外,在堆叠模块中,有时会插入用以“导通上下半导体器件形成电路”的“布线基板”,一般也称之为“中介层”。但在本说明书中,此“布线基板”并不包括在“中介层”之内。
*流体:为气体或液体,经由热传导吸收热量以达到散热或排热的效果。一般称之为“冷媒”。具体有:(i)氟氯碳化物类、无氟氯碳化物类(多使用此,种类很多);(ii)有机化合物的丁烷、异丁烷等;(iii)无机化合物的氢、氦、氨、水、二氧化氢等。
(8)外罩形状取决于堆叠模块的外观形状。大多是长方体(包括近立方体),但并不局限于此。长方体的顶部棱角(面与面相交)线可以是弧面。
外罩导入口与排出口的位置,必须保证从导入口进入内部空间的流体,经中介层的通道,从排出口流出。即,导入口置于分隔坝上游,排出口置于分隔坝的下游,换而言之,导入口必须连通上游空间,排出口必须连通下游空间。只要满足此位置关系,再无其限制。例如,(a)可将导入口置于外罩的指定面,排出口则置于外罩相反面;(b)亦可将导入口与排出口两者置于外罩的同一面(例如上面),(c)亦可将导入口置于外罩的指定面,排出口置于外罩上面。
外罩材质可使用金属、树脂等。为增大冷却(散热)效果,最好是金属外罩,但并不限于此。用树脂材料时,为增大冷却(散热)效果,亦可在外罩的表面或背面、或表面及背面加设金属层。
外罩可为一体构造,直接紧固于基板上。为使外罩紧固于基板,可使用粘合剂(固化时产生的气体,不能影响半导体器件特性)。又,如外罩是金属材料,可与基板表面的金属层进行金属-金属粘合(例如熔接、焊接等),只要紧密、牢固即可。
外罩亦由多个零件构成零件,通过零件的组合(组装),作成外罩。例如,将置有导入口与排出口的“盖”(为平板状)与外罩的侧面部的“框”组合成外罩。此例中,框的下沿紧固于基板,并使框上沿紧贴在盖的下面。框材料亦可不同于外罩。例如,盖为金属材,框为树脂或玻璃等。
盖与框及框与基板表面的紧固粘合都可使用粘合剂(固化时产生的气体,不能影响半导体器件特性)。盖与框均为金属材料时,可进行金属-金属粘合(例如熔接、焊接等)。盖为金属(例如铝),框为玻璃时,可使用静电粘合(金属与玻璃粘合法)。若框为金属材料,则可与基板表面金属层用金属-金属粘合(例如熔接、焊接)。在框为玻璃,中介层表面为金属(或相反的组合)时,亦可使用静电粘合。
(9)分隔坝是为防止从导入口流入内部空间的流体不经通道,而从堆叠模块侧面(外周)流往排出口而设置的。因为流体不经通道,则无法得到所需的冷却效果。分隔坝可由以下步骤形成,但不限于此:(a)在外罩的分隔坝位置预设间隙;(b)将外罩紧固于基板;(c)从间隙处注入分隔坝材料(合成树脂等)。此处所用合成树脂,最好是热硬化性,与堆叠模块及外罩粘合性好,且热膨胀系数接近堆叠模块及外罩的热膨胀系数(若能一致最好)。
由于分隔坝的存在,从导入口流入内部空间流体的一部会滞流于上游空间(由堆叠模块、外罩、分隔坝之间构成的导入口侧内部空间)。即在上游空间,部分流体易成不流动状态。此种滞留,则会降低流体的散热效果。防止此种情况,最好是保证流体全量从导入口至排出口的流动。为此将分隔坝延伸至导入口侧的堆叠模块端部附近,压缩上游空间。例如加宽分隔坝(沿流体流向的长度)即可。方法可用增大合成树脂的注入间隙,可轻易实现。
为增大分隔坝宽度,压缩上游空间。“间隙”则变大。在形成分隔坝时是从外罩的间隙注入树脂,若利用空压注射器挤出树脂等工序,可对露出间隙堆叠模块表面涂布树脂。不过,亦可不全面涂布。即仅在间隙上游侧端部和下游侧端部涂布树脂,间隙中央部分(上游侧端部与下游侧端部之间部分)则不涂布树脂。
如仅在间隙上游侧端部与下游侧端部涂布树脂,则需使用小口径注射器。树脂涂布后的堆叠模块会有部分表面裸露出于外。露出部分也能进行散热。露出部的散热,是从外罩间隙往外直接辐射,并非利用流体散热。
(10)对分隔坝而言,亦可加以进一步的改良。例如,堆叠模块裸露部分的散热,可以不用热辐射,而用第2流体(不同于经过通道的冷却流体)。此构成中,将第2外罩覆盖于有着裸露部分(上游侧端部与下游侧端部之间部分)的堆叠模块和外罩,并紧固于基板上。用外罩、第2外罩、基板形成第2内部空间。并使第2流体流入该第2内部空间。
此构成中,最好对流入内部空间的流体加压,以便流体顺畅通过横截面积较小的通道。因流入第2内部空间的第2流体不通过横截面积较小的通道,无需加压。所以,第2外罩只要设置第2流体的单一出入口。作成类似于笔记型电脑的热泵(不用压缩机)的构造。采用此种双重外罩,则会使堆叠模块产生更高的散热效果。
(11)中介层,在通道内壁的指定区域,只要设有热反射层或热辐射层的一种即可。例如,亦在中的介层通道内壁第1指定区域置热辐射层,在该内壁的第2指定区域置热反射层。此时,例如作成下述封装结构:(a)由至少2个半导体器件,被夹在半导体器件间的中介层组成的堆叠模块;(b)装载堆叠模块的基板;(c)中介层内部的流体通道;(d)通道内壁第1指定区域设置的热辐射层。或者改作成下述封装结构:(a)由至少2个半导体器件,被夹在半导体器件间的中介层组成的堆叠模块;(b)装载堆叠模块的基板;(c)中介层内部的流体通道;(d)通道内壁第2指定区域设置的热反射层。
热反射层与热辐射层可涵盖通道内壁全部,亦可设置于一部分。亦可在限定的内壁指定区域里并分别设置热反射层与热辐射层。例如,选通道的“顶部”为内壁第1指定区域,置热反射层。并选通道“底部”为内壁第2指定区域,置热辐射层。通道“侧壁”为不设置热反射层及热辐射层的组成。又,“顶部”边缘部(接近“侧壁”的区域)也可不设置热反射层,“底部”边缘部(接近“侧壁”的区域)也可不设置热辐射层。
构成通道的“顶部”、“底部”、“侧壁”可以是相同材料。例如用单晶硅时,可用公知的集成电路制造工序即可在中介层的两侧表面、或者在“顶部”或“底部”容易地构筑电子线路或布线层。
通道的“顶部”、“底部”、“侧壁”亦可以是不同材料。例如“顶部”与“底部”是单晶硅;“侧壁”是玻璃的组合。此例中,单晶硅与玻璃之间可用气密性良好(不漏液)的静电粘合。又,“顶部”或“底部”也可用树脂材料(例印刷基板状母材料),“侧壁”以粘合性高的树脂材料(例光阻材料的“SU-8”)。此外,“顶部”与“底部”与“侧壁”最好是热传导率较大的材料,但并不限于此。
(12)中介层的两侧表面(分别与第1及第2半导体器件对向的面)可构筑电子线路或布线层。又,通道内壁(“顶部”与“底部”与“侧壁”)亦可构筑电子线路或布线层。此时,为使热反射层或热辐射层不妨碍电子线路的工作(例短路等),需在热反射层或热辐射层与电子线路之间设绝缘层。
中介层亦可构筑贯通电极。经贯通电极可实现,中介层的两侧的第1半导体器、第2半导体器件以及基板间的导通。
通道可无“顶部”。此时,置于中介层表面(与基板相反侧的面)侧的第2半导体器件的对向面成为“顶部”。又,通道亦可无“底部”。此时,中介层背面(基板侧的面)的第1半导体器件的对向面成为“底部”。此例中,是用半导体器件的一面,为中介层“顶部”或“底部”加盖。
(13)通道形状有多种变形。
通道截面(与流体流向垂直的面)形状,最好是包括近似正方形的长方形(例如宽度大、高度小的长方形)。通道在平行于基板的面的形状最好是包括近似正方形的长方形,但并不限于此。例如,流体往通道导入口(上游侧)的附近区域与通道排出口(下游侧)的附近区域双方;或通道导入口(上游侧)的附近区域与通道排出口(下游侧)的附近区域的一方可以较为狭窄。即通道的平面形状是“至少一方端口较细,中央部较粗”。此狭窄部是由通道侧壁的至少一方往内侧曲折而成,此曲折处亦可设置贯通电极。导入口与排出口的位置,最好在通道宽度方向的中央,但并不限于此。例如,导入口在通道宽度方向的左侧、排出口在通道宽度方向的右侧亦可。
(14)包夹中介层的第1及第2半导体器件可分别可以是2个以上。例如,在中介层的一侧,在同一平面内设置多个半导体器件。
可用2个以上中介层和多个半导体器件来组成多层堆叠模块。例如,先在第1半导体器件表面装载中介层;中介层表面上装载第2半导体器件;再在第2半导体器件表面加载中介层;而后中介层表面装载第3半导体器件。此类情形,各中介层可分别形成通道。或不设通道。
(15)中介层的通道,在指定第1区域的横截面积可以较比在指定第2区域的横截面积较小。
此时,横截面积相对较小的第1区域位于上游侧,横截面积相对较大的第2区域位于下游侧。换而言之,即第1区域位于通道导入口侧,第2区域位于通道排出口侧。更详言之第1区域较第2区域更靠上游侧(接近通道导入口)。所谓横截面积,是通道与流体流向垂直截面的面积。
通道的第1区域是流体往通道流入的区域,第2区域是流体从通道流出的区域。此构成中,流体首先流往横截面积较小的第1区域,经横截面积较大的第2区域后,从通道流出。其结果,流体因“绝热膨胀”,吸收热量。中介层两侧的第1、第2半导体器件的功耗发热,被流体吸收,因此降低第1及第2半导体器件的温度。被吸收热量经由流体散发至外部。
从制造上而言,通道的高度(“顶部”与“底部”间的距离)最好不变,但并不限于此。例如,通道导入口侧的第1区域,通道高度相对较低,通道排出口侧的第2区域,通道高度相对高。为了增加吸热作用,最好增大第1区域与在第2区域的横截面积的比。为增大横截面积的比,最好是通道的宽度(通道“两侧壁”间的距离)的比与高度的比两者都变。
通道亦可无“顶部”。在无“顶部”的组成中,中介层上侧(与基板相反侧)的第2半导体器件的下侧表面作“顶部”。通道亦可无“底部”。在无“底部”的组成中,中介层下侧(基板的侧)的第1半导体器件上侧表面作“底部”。在此组合,第2半导体器件上侧表面或第1半导体器件的下侧表面为通道开口加盖。
(16)引起流体“绝热膨胀”的通道平面形状有多个选项。例如,(a)横截面积一定且相对较小区域,横截面积增大区域,横截面积一定且相对较大区域;(b)无横截面积为一定的区域,随着流体流向横截面积逐渐(连续地)从小变大等。又,横截面积从小变大的变化,最好要急遽,但不限于此。再者,流体导入口与排出口的位置亦无特别限制。
(17)通道的数目只要是1个以上即可。例如在中介层内设2个通道,各个通道横截面积变化的区域设置各异。具体例如而言,第1通道的横截面积变化区域位于(从上俯视时)中介层的左下侧,第2通道的横截面积变化区域位于中介层右上侧。如此,可使横截面积变化区域接近于第1或第2半导体器件的大功率区域(热点)。
在有着2个以上通道的组成中,通道导入口可合而为一。例如,多条通道的导入口是一个,经中介层内部设分歧点至2个以上的各个通道。
通道的顶部及底部可分别设置热反射层与热辐射层。又,通道的顶部及底部可分别设置热反射层或热辐射层。此类热反射层与热辐射层可仅限定指定区域,亦可分别设置于顶部与底部的全部。进而,通道的侧壁亦可选择性地设置热反射层或热辐射层。
(18)从堆叠模块的电信号撷取方法(电导通)无任何限定。例如,可用金属丝焊(键合模块)或贯通电极(贯通电极模块)。在贯通电极的组成中,经由中介层内贯通电极,与中介层两侧(上下)的第1、第2半导体器件相互导通。进而,亦可在中介层两侧表面及背面构筑电子线路或布线层,使导通更容易。
(19)堆叠模块中,包夹中介层的第1、第2半导体器件可分别是2个以上。例如,亦可在中介层的表面或背面,在同一平面内配置多个半导体器件。亦可用2个以上中介层构成由多段半导体器件组成的堆叠模块。例如,在第1半导体器件表面装载中介层,在中介层表面装载第2半导体器件,在第2半导体器件表面加装中介层,在加装中介层表面装载第3半导体器件的组成。此构成中,亦可在各中介层设置通道,亦可仅在指定的中介层设置通道。
堆叠模块中,通常是选用金属丝焊或贯通电极,但为了堆叠更多半导体器件中,亦可混用。此种组成,是“混载”的键合模块与贯通电极模块的组合。
经由本发明的堆叠模块封装结构能做到:(a)即使由大功率半导体器件堆叠而成,亦能抑制因半导体器件的功耗发热引起的升温,从而保证系统稳定工作;(b)通过抑制半导体器件间的热扩散,从而达到抑制堆叠模块整体升温。
附图说明
图1A是金属丝焊导通堆叠模块(键合模块)装载于基板上的封装结构剖视图;
图1B是贯通电极导通堆叠模块(贯通电极模块)装载于基板上的封装结构剖视图;
图2A是于图1A的堆叠模块(键合模块)追加了带通道中介层时的封装结构剖视图;
图2B是图2A所示中介层,沿AA线的剖视图;
图3A是图1B堆叠模块(贯通电极模块)追加了带通道中介层的剖视图;
图3B是图3A所示中介层,沿BB线的剖视图;
图4A是图3A的封装结构追加覆盖堆叠模块(贯通电极模块)的外罩而对其内部供给流体的封装结构剖视图;
图4B是图4A的封装结构,沿CC线的剖视图;
图5A是图4A的封装结构里追加了将外罩与堆叠模块(贯通电极模块空间分隔的分隔坝,本发明实施例1的封装结构剖视图;
图5B是图5A的封装结构,沿CC线的剖视图;
图6是本发明实施例1,基板安装外罩前的立体图;
图7A是本发明实施例2,外罩与堆叠模块(贯通电极模块)间的分隔坝构筑步骤立体图;
图7B是本发明实施例2,外罩与堆叠模块(贯通电极模块)间的分隔坝构筑步骤立体图,是图7A的后续;
图8A是图7A与图7B所示本发明实施例2,分隔坝构筑步骤的剖视图;
图8B是图7A与图7B所示本发明实施例2,分隔坝构筑步骤的剖视图,是图8A的后续;
图9是使用2个中介层、3个半导体器件的堆叠模块(贯通电极模块)的本发明实施例3,基板安装外罩前的立体图;
图10A是本发明实施例4,分隔坝构筑步骤的立体图;
图10B是本发明实施例4,分隔坝构筑步骤的立体图,是图10A的后续;
图11A是本发明实施例4,分隔坝构筑步骤的剖视图;
图11B是本发明实施例4,分隔坝构筑步骤的剖视图,是图11A的后续;
图12A是本发明实施例5,分隔坝构筑步骤的立体图;
图12B是本发明实施例5,分隔坝构筑步骤的立体图,是图12A的后续;
图13A是本发明实施例5,分隔坝构筑步骤的剖视图;
图13B是本发明实施例5,分隔坝构筑步骤的剖视图,是图13A的后续;
图13C是本发明实施例5,分隔坝构筑步骤的剖视图,是图13B的后续;
图13D是本发明实施例5,分隔坝构筑步骤的剖视图,是图13C的后续;
图14是本发明实施例6的堆叠模块封装结构所用具有辐射、反射构造通道的中介层组成的说明图;
图15A是将具备图14辐射、反射构造通道中介层与堆叠模块(贯通电极模块)组合而成的本发明实施例6剖视图;
图15B是图15A所示中介层,沿DD线的剖视图;
图16A是图15A所示中介层的第1变形例,沿DD线的剖视图;
图16B是图15A所示中介层的第2变形例,沿DD线的剖视图;
图17是具备图14辐射、反射构造通道中介层制作步骤第1例的剖视图;
图18是具备图14辐射、反射构造通道中介层制作步骤第2例的剖视图;
图19是具备图14辐射、反射构造通道中介层制作步骤第3例的剖视图;
图20是具备图14辐射、反射构造通道中介层制作步骤第4例的剖视图;
图21A是本发明实施例7所用有着绝热膨胀构造通道的中介层的分解立体图;
图21B是图21A中介层的立体图;
图21C中,(a)是图21A中介层通道横截面积变化的剖视图,(b)是其俯视说明图;
图22A是图21A中介层与堆叠模块(键合模块)组合的本发明实施例7剖视图;
图22B是图22A,沿E-E线的剖视图;
图23A是图21A中介层与堆叠模块(贯通电极模块)组合的本发明实施例8的剖视图;
图23B是图23A,沿F-F线的剖视图;
图24A是本发明实施例7及实施例8所使用的中介层的变形例的俯视示意图;
图24B是本发明实施例7及实施例8所使用的中介层的其他变形例的俯视示意图;
图25A是本发明实施例7及实施例8所使用的中介层的再一变形例的俯视示意图;
图25B是本发明实施例7及实施例8所使用的中介层的再一变形例的俯视示意图;
图26A是本发明实施例7及实施例8所使用中介层构筑步骤的第1例的剖视图;
图26B是本发明实施例7及实施例8所使用中介层构筑步骤的第1例的立体图;
图27A是本发明实施例7及实施例8所使用中介层构筑步骤的第2例的剖视图;
图27B是本发明实施例7及实施例8所使用中介层构筑步骤的第2例的立体图;
图28A是本发明实施例7及实施例8所使用中介层构筑步骤的第3例的剖视图;
图28B是本发明实施例7及实施例8所使用中介层构筑步骤的第3例的立体图;
图29是本发明实施例8基板安装外罩前的状态的立体图;
图30是本发明实施例7及实施例8流体供给路径一例的系统图;
图31是公知的堆叠模块封装结构(与冷却法)的剖视图。
附图标记说明:10-基板;11、11a、11b-第1半导体器件;12、12a、12b-第2半导体器件;14-贯通电极;15-导电性球体;16-填料;17-粘合剂;20-中介层;21-通道;22-侧壁;23-上壁;24-下壁;25-箭头;30、30a、30b、30c-中介层;31-通道;32-侧壁;33-上壁;33a-开口;34-下壁;34’-母材;35、35a-箭头;36-贯通电极;37、38-导电性球体;40、40a、40b-堆叠模块;41-通道;42-外罩;42a、42b-半罩体;43-导入口;44-排出口;45-裙边;46-安装部;47a、47b、48、49-箭头;50-内部空间;51、51a-分隔坝;52-外罩;52a-半罩体;52b-半罩体;55-粘合层;56-树脂;57-外罩;58-导入口;59-排出口;61a-热反射层;61b-热辐射层;62a、62b-绝缘层;63、64-热源;63a-箭头;67-粘合剂;68-导通用垫;70-中介层;71-通道;71a-第1区域;71b-第2区域;72a-侧壁;73-上壁;73a-开口;74-下壁;75a、75b-箭头;76-迁移区域;77-贯通电极;78、79-垫;80-堆叠模块;82-外罩;83-导入口;84-排出口;85-裙边;90-压缩机;91-动力源;G-间隙;L-流体;L2-第2流体;P-泵;T1、T2、T3、T4-配管。
具体实施方式
以下,参照附图说明本发明的堆叠模块(堆叠器件模块)与中介层较理想的实施例。
(堆叠模块的组成例)
图1A与图1B显示了堆叠模块的组成。
图1A,是在以树脂、陶瓷、半导体等组成的基板10上,将第1半导体器件11a与第2半导体器件12a依次堆叠,并由金属焊丝13导通的组成例。以下,此组成的堆叠模块称为“键合模块”。此处,位于下侧的第1半导体器件11a与位于上侧的第2半导体器件12a均为晶片,但不限于晶片。第1半导体器件11a是以粘合剂17等固定于基板10的表面(上面)。第2半导体器件12a是以粘合剂17等固定于第1半导体器件11a上面。半导体器件11a及12a与基板10间的导通是使用金属焊丝13进行。
图1B的组成例中,与图1A的键合模块同样,基板10上将第1半导体器件11b与第2半导体器件12b依次堆叠,但导通方法不同。即,第1半导体器件11b的表面与背面经由贯通电极14导通,基板10与第1半导体器件11b间的导通(及机械连接)、以及第1半导体器件11b与第2半导体器件12b间的导通(及机械连接)均使用导电性球体15进行。如此,基板10与第1半导体器件11b与第2半导体器件12b是相互导通,且相互机械连接(固定)。基板10与第1半导体器件11b之间、第1半导体器件11b与第2半导体器件12b的间隙,分别充填有填料16。此是为了使使用球体15的基板10与器件11b及12b间的机械连接强度增大。以下,将图1B组成的堆叠模块称为“贯通电极模块”。
图1A的键合模块与图1B的堆叠模块各有优劣。即,键合模块由于是单纯将两个半导体器件11a及12a堆叠于基板10上,并仅以金属焊丝13进行导通,因此不需要新的技术开发。但第1半导体器件11a必须比第2半导体器件12a大、确保从不同高度进行金属丝焊的位置。此法也可将3个以上的半导体器件堆叠,作3层以上的键合模块。此外,此例中使用冷却流体(冷媒)的话,需对金属焊丝13施加保护,以避免金属焊丝13被切断。
图1B堆叠模块,需有将贯通电极14埋入下侧第1半导体器件11b的技术、多个导电性球体15布置、熔融、再凝固稳定的制造技术、将填料16填充到基板10与第1半导体器件11b间、第1半导体器件11b与第2半导体器件12b间等狭窄间隙技术等。此构成中,由于线路相关区域均在半导体晶片11b及12b内部或以填料16覆盖,即使前述冷却流体在周围流动,亦不会对堆叠模块有不良影响。
(带通道中介层的键合模块的组成例)
图2A是图1A的键合模块使用了带通道中介层20组成例的剖视图,图2B是中介层20沿AA线的剖视图。
如图2A所示,带通道中介层20设置于配置在基板10表面(上面)的第1半导体器件11a表面(上面),中介层20表面(上面)配置着第2半导体器件12a。换而言之,中介层20上下分别配置着第2半导体器件12a与第1半导体器件11a,成为12a及11a两器件夹中介层20的构造。
第1半导体器件11a是以粘合剂17等固定于基板10的表面(上面)。中介层20是以粘合剂17等固定于第1半导体器件11a的表面(上面)。第2半导体器件12a是以粘合剂17等固定在中介层20上面。粘合剂17最好是高热传导率的材料(例如混练有金属填料的树脂),但并不局限于此。
第1半导体器件11a较基板10小。中介层20较第1半导体器件11a小。第2半导体器件12a较中介层20小。半导体器件11a及12a与基板10间的导通是使用金属焊丝13进行。
中介层20内部的通道21是以上壁23、下壁24与左右两侧的侧壁22为支撑。换而言之,通道21是由上壁23、下壁24、侧壁22所定。通道21前端部(上游侧端部)与后端部(下游侧端部)是开口,因此不存在通道21的前壁与后壁。在通道21中,冷却用流体(冷煤)于图2B的箭头25所示方向,图2A中是与纸面垂直的方向(从前方往深处,从前端部往后端部)流动。在此构成中,在第1及第2半导体器件11a及12a的功耗发热,由通道21中的流体吸收,排出该堆叠模块。流体流动由泵或压缩机与配管等(均未图示),可轻易实现。
冷却用流体亦称为“冷媒”,具有能从发热物体吸收热并往外部移送的特性。作为流体,例如使用(1)氟氯碳化物类、无氟氯碳化物类(常用、种类极多);(2)丁烷、异丁烷等有机化合物;(3)氢、氦、氨、水、二氧化氢等无机化合物。
此外,通道21只要至少以两侧的侧壁22支撑即足够,上壁23与下壁24的至少一方亦可省略。
通道21上壁23与下壁24最好高热传导率的材料,但不一定限于此。上壁23与下壁24以单晶硅构成,在上壁23与下壁24的外面(即,上壁23的下面与上面,下壁24上面与下面)配置由电子零件或电晶体等组成的电子线路或布线层亦可。如通道21露出的面(即,上壁23的下面与下壁24上面)有电子线路或布线层时,最好在表面加绝缘层(未图示),以保护电子线路或布线层,以防电子线路或布线层被冷却流体侵蚀或污染。
(带通道中介层的贯通电极模块的组成例)
图3A图1B的贯通电极模块使用了带通道中介层30组成例的剖视图,图3B是中介层30沿BB线的的剖视图。
如图3A所示,带通道中介层30设置在基板10表面(上面)的第1半导体器件11b上(上面),中介层30表面(上面)配置着第2半导体器件12b。换而言之,中介层30上下分别配置着第2半导体器件12b与第1半导体器件11b,形成12b及11b两器件夹中介层30的构造。
中介层30左右的侧壁32有贯通电极36。贯通电极36是经导电性球体37与第2半导体器件12b的导通(及机械连接),又,经导电性球体38与第1半导体器件11b的导通(及机械连接)。即,第1半导体器件11b与第2半导体器件12b的电子电路通过贯通电极36相互导通,且相互机械连接(固定)。如此,基板10与第1半导体器件11b与第2半导体器件12b是相互导通,且相互机械连接(固定)。此外,基板10与第1半导体器件11b间的导通及机械连接与图1B的情况同样,是使用导电性球体15进行。
基板10与第1半导体器件11b之间、第1半导体器件11b与第2半导体器件12b之间、中介层30与第2半导体器件12b的间隙,分别充填有填料16。此系为了使使用球体15、37及38的基板10与中介层30与器件11b及12b间的机械连接强度增大。
中介层30中的贯通电极36亦可不形成在上壁33及下壁34,而仅形成于左右的侧壁32。换而言之,设置于半导体器件11b及12b的导通点(相当于粘合垫)必须设置于中介层30的与左右任一方的侧壁32对向的部分。
与键合模块的组成例不同,第1半导体器件11b与中介层30与第2半导体器件12b为近似相同大小,且均较基板10小。此处,构成堆叠模块40的第1半导体器件11b与中介层30与第2半导体器件12b的大小(面积)均为相等,但并不局限于此。例如,中介层30比第1半导体器件11b小,且第2半导体器件12b比中介层30小亦可。
中介层30内部的通道31是以上壁33、下壁34与左右两侧的侧壁32为支撑。换而言之,通道31是由上壁33、下壁34与侧壁32所定。通道31前端部(上游侧端部)与后端部(下游侧端部)是开口,通道31没有前壁与后壁。通道31中,冷却流体(冷煤)沿图3B箭头35所示方向,在图3A为与纸面垂直的方向(从前方往深处,从前端部往后端部)流动。在此构成中,在第1及第2半导体器件11b及12b的功耗发热,由经过通道31的流体L吸收,排出堆叠模块。流体流动可用泵或压缩机和配管等(均未图示)来实现。流体可用带通道中介层的键合模块例中相同的。
此外,通道31只要至少以两侧的侧壁32支撑即足够,上壁33与下壁34的至少一方亦可省略。
通道31上壁33与下壁34最好是高热传导率的材料,但不限于此。又,上壁33与下壁34以单晶硅构成,在上壁33与下壁34的外面(即,上壁33的下面与上面,下壁34上面与下面)配置由电子零件或电晶体等组成的电子线路或布线层亦可。当于通道31露出的面(即,上壁33的下面与下壁34上面)形成有电子线路或布线层时,最好在这些面的最层配置绝缘层(未图示),以防止该电子线路或布线层的冷却用流体导致的侵蚀或污染,以保护该电子线路或布线层。
基板10、第1半导体器件11b、中介层30、第2半导体器件12b之间的填料16最好是高热传导率的材料(例如混练有金属填料的树脂),但并不限于此。
(带通道中介层的贯通电极模块的冷却组成例)
图4A是使用流体冷却显示于图3B的贯通电极模块(具有带通道30的中介层)40时的组成例的剖视图,图4B是沿其CC线的剖视图。
如上所述,堆叠模块40是以设置于基板10表面的第1半导体器件11b、设置于第1半导体器件11b表面的中介层30、设置于中介层30表面的第2半导体器件12b为主要构成要素,于中介层30内部形成有通道31。
基板10上紧贴固定有包覆堆叠模块40整体的外罩42,基板10与外罩42间形成有内部空间50。于外罩42设有用以将冷却用流体L导入内部空间50的导入口43与用以从内部空间50排出该流体L的排出口44。于外罩42下端形成有裙边45,基板10表面的与裙边45对应处形成有安装部46,外罩42经由使裙边45紧贴并固定于安装部46而固定于基板10。
流体L经由外罩42外部的泵P(或压缩机)从导入口43沿箭头47a所示方向流入内部空间50,从排出口44沿箭头47b所示方向流出,返回至泵P。此外,T1系连结导入口43与泵P间的配管,T2系连结排出口44与泵P间的配管。
通过导入口43导入内部空间50的流体L,沿着箭头48所示,经中介层30通道31从上游侧至下游侧,其间可吸收在第1半导体器件11b与第2半导体器件12b的功耗发热。然而,在内部空间50中,除了箭头48的流径以外,还有箭头49所示,沿堆叠模块40周围的不期待流径。考虑相到通道31横截面积(特别是通道31高度)较小(例如数百微米程度),堆叠模块40与外罩42间隙(横截面积)较其大(例如数百毫米程度),箭头48流量较少,箭头49流量较大。因流量大小关系,可能无法得到所期待的,由流经通道31的流体L产生的吸热效果。为此,仅靠堆叠模块40、整体外罩42和基板10组成(参照图4A及图4B)是不够的,仍需加以改进策。
(实施例1的堆叠模块封装结构)
图5A及图5B与图6是于本发明实施例1的堆叠模块封装结构(使用贯通电极模块)。图5A是封装结构沿冷却用流体L流动方向的纵向剖视图,图5B是沿图5ACC线的剖视图。图6是将此封装结构的外罩42从基板10卸除后的状态的立体图。
本发明实施例1的堆叠模块封装结构,在图4A及图4B所示的组成例(使用贯通电极模块)中,堆叠模块40与外罩42之间有将内部空间50分隔成上游空间与下游空间的分隔坝51。图5A及图5B中,与图4A及图4B所示的组成要素相同符号则表示相同的组成要素。
分隔坝51整体形状为近似倒U字形,经由在外罩42内侧带状覆盖堆叠模块40外侧,从而阻塞通过堆叠模块40周围的流径。换而言之,分隔坝51是将内部空间50分隔成导入口43侧上游空间与排出口44侧的下游空间的两个空间。防止箭头49所示,通过堆叠模块40周围的非期待的流动。
由于设有分隔坝51,因此内部空间50上游空间与下游空间仅以中介层30的通道31相互连结,因此,从导入口43流入上游空间的流体L全部沿箭头48所示,流经通道31,到达下游空间。其后,从排出口44排出。因此,能实现有效率的吸热效果,确实地得到对堆叠模块40所期待的冷却效果。
分隔坝51的位置和厚度(沿流体L流动方向的长度),除了不能阻塞通道31导入口(上游侧端部)与排出口(下游侧端部)以外,并无特别限制。
(实施例2的堆叠模块封装结构与其构筑步骤)
图7A及图7B与图8A及图8B是本发明实施例2的堆叠模块封装结构(使用贯通电极模块)的构筑步骤。图7A及图7B是此构筑步骤的立体图,图8A及图8B是其剖视图。图8A及图8B中,该封装结构的纵向剖视图绘于上侧,横向剖视图绘于下侧。
本实施例2的堆叠模块封装结构,如图8B(d1)及(d2)所示,实施例1的堆叠模块封装结构的外罩42是由两个半罩体42a与42b构成,半罩体42a与42b相隔间隙G固定于基板10上。分隔坝51与实施例1的封装结构同样,为近似倒U字形,带状覆盖堆叠模块40外侧,因有间隙G,分隔坝51外表面从外罩42(半罩体42a与42b)露出。除此以外与实施例1相同。
本发明的堆叠模块封装结构中,如前述分隔坝51亦可从外罩42露出,分隔坝51整体不在外罩42内部也可以。
其次,说明本实施例2的堆叠模块封装结构的构筑步骤。
首先,如图7A(a)与图8A(a1)及(a2)所示,堆叠模块40装载于基板10表面。堆叠模块40的组成与图3A及图3B所示贯通电极40(具有带通道中介层30)相同,在此省略说明。此外,堆叠模块40的第1半导体器件11b、中介层30、第2半导体器件12b尺寸(面积)相等,但本发明并不限定于此,尺寸各异亦可。例如中介层30比第1半导体器件11b小,第2半导体器件12b比中介层30小。
其次,如图7A(b)与图8A(b1)及(b2)所示,在基板10表面,堆叠模块40下端边缘部涂布有粘合剂,在基板10上形成粘合层55。如果粘合层55所用粘合剂是环氧树脂,黏度会维持涂布后的形状(即,不会因流动引起厚度变薄)。
其次,如图7B(c)与图8B(c1)及(c2)所示,半罩体42a与半罩体42b固定在基板10表面。半罩体42a与42b是将图6的外罩42一分为二,分别设有导入口43与排出口44。半罩体42a与42b固定在基板10表面的状态后,半罩体42a与半罩体42b间有间隙G。间隙G的大小(间隔)通常为数毫米(mm),但并不局限于此。
半罩体42a与42b的裙边45与基板10表面对应裙边45的安装部46用粘合剂固定。粘合剂以外亦可。例如焊接(半罩体42a与42b与安装部46表面均为金属的情况)、静电粘合(半罩体42a与42b为金属,安装部46表面为玻璃的情况),在分子间的直接粘合(半罩体42a与42b与安装部46表面均为结晶硅的情况)等公知技术。
半罩体42a与42b与裙边45最好是与粘合层55端部重叠,但并不限于此。重叠是将裙边45按压在基板10表面,粘合层55与裙边45重叠部会变形。
粘合,将粘合层55、与裙边45、安装部46间的粘合剂固化,确保其后的机械强度。粘合剂以外的材料或方法粘合时,只要粘合层55固化即可。
其次,如图7B(d)与图8B(d1)及(d2)所示,从半罩体42a及42b的间隙G处注入树脂56,在堆叠模块40外表面形成近似倒U字形分隔坝51。树脂56可用环氧树脂等。半罩体42a及42b与堆叠模块40的间隙利用树脂56的流动性封闭。适当选择树脂56的黏度,使树脂56仅封闭间隙G边缘部而不阻塞中介层30通道31的导入口与排出口。
如上所述,分隔坝51由半罩体42a与42b的间隙G注入树脂56成,比实施例1更容易。
因分隔坝51要承受从导入口43流入的流体L的压力,长期来看,若有变形的可能。必须使树脂56充分固化。如前述,由于分隔坝51将导入口43侧上游空间与排出口44侧的下游空间绝缘(分离),所以分隔坝51外侧必须紧固于半罩体42a及42b的内壁,分隔坝51下端必须紧固于接粘合层55。
本实施例2的堆叠模块封装结构的分隔坝51制作步骤中,分隔坝51是由间隙G定位。一般而言,如图7B(d)与图8B(d1)及(d2)所示,半罩体42a与42b的长度(沿流体L的流动方向的长度)相等,间隙G,即分隔坝51在堆叠模块40中央部。但非必须。例如,半罩体42a长度比半罩体42b短。即,间隙G、分隔坝51位置偏向导入口43侧。
图7B及图8B仅是半罩体42a、半罩体42b、导入口43与排出口44配置一例,以外有多种配置。例如,(i)导入口43设置于半罩体42a上面,排出口44设置于半罩体42b上面亦可,(ii)导入口43设置于半罩体42a侧面,排出口44设置于半罩体42b上面亦可。配置导入口43与排出口44无特别限制,可视本实施例2的封装结构环境(例印刷基板上的零件配置状况)来决定。
本实施例2的封装结构亦同样,分隔坝51阻塞了堆叠模块40周围流路。换而言之,分隔坝51是将内部空间50分隔成导入口43侧上游空间与排出口44侧的下游空间两部分。阻塞了箭头49所示通过堆叠模块40周围的不期待的流路,从导入口43流入上游空间的流体L全部沿箭头48所示,流经通道31并到达下游空间后,从排出口44被排出。因此,与前述实施例1的封装结构同样,能实现有效率的吸热效果,确实地得到对堆叠模块40所期待的冷却效果。
(实施例3的堆叠模块封装结构)
图9是本发明实施例3的堆叠模块封装结构(使用贯通电极模块)。
此实施例使用了3个半导体器件与2个中介层所组成的5段构成(扣除中介层则为3段构成)的堆叠模块40a,除此以外,与前述实施例1的堆叠模块封装结构相同。
堆叠模块40a是由设置于基板10表面(上面)的第1半导体器件11b、设置于第1半导体器件11b表面(上面)的带通道31中介层30、设置于中介层30表面(上面)的第2半导体器件12b、设置于第2半导体器件12b表面(上面)的再一个带通道31中介层30、设置于该中介层30表面(上面)的第3半导体器件12b'构成。换而言之,下侧的中介层30上下分别配置着第2半导体器件12b与第1半导体器件11b,12b及11b两器件夹着下侧的中介层30;上侧的中介层30上下分别配置着第3半导体器件12b'与第2半导体器件12b,12b'及12b两器件夹着上侧的中介层30的构造。
堆叠模块40a外表面,由于有着近似倒U字形的分隔坝51,流体L只能通过两个中介层30的通道31。从外罩42的导入口43流入内部空间50的流体L经通道31后从外罩42的排出口44流出。分隔坝51整体在外罩42内部,不从外罩42露出。
此外,两个中介层30不需都有通道31。例如,仅下侧或仅上侧的中介层30里有通道31。
(实施例4的堆叠模块封装结构与其构筑步骤)
图10A及图10B与图11A及图11B是本发明实施例4的堆叠模块封装结构(使用贯通电极模块)的构筑步骤。图10A及图10B是此构筑步骤的立体图,图11A及图11B是其剖视图。图11A及图11B中,该封装结构的纵向剖视图绘于上侧,横向剖视图绘于下侧。
本实施例4的堆叠模块封装结构如图11B(d1)及(d2)所示,外罩42是由两个半罩体52a与52b构成,半罩体52a与52b相隔间隙G紧贴固定于基板10上。外罩52的此构成与前述实施例2的堆叠模块封装结构近似,但相异点为,半罩体52a与52b的长度比实施例2短,半罩体52a与52b的间隙G比实施例2大,接近堆叠模块40全长。又,分隔坝51形状与实施例2同样,为近似倒U字形,呈带状覆盖堆叠模块40外侧,由于间隙G较大,其长度(流体L的流动方向的长度)比实施例2长,接近堆叠模块40的长度。除此以外,与实施例1相同。
前述实施例2的封装结构(参照图8B(d1)及(d2))中,内部空间50被分隔坝51分为上游空间与下游空间。在上游空间,在半罩体42a内面与堆叠模块40外表面之间存在近似倒U字形的狭窄部,但在流体L进入此区域后,会滞留(流体L几乎不流动)该处。流体L的滞留,会影响流体L的散热效应,从而无法得到所期待的堆叠模块40的冷却作用。此点于下游空间亦相同。本实施例4的封装结构则排除了该缺点。
即,本实施例4的封装结构中,由于半罩体52a及52b的间隙G设定为接近堆叠模块40全长的值,因此分隔坝51长度(流体L的流动方向的长度)接近堆叠模块40全长。因此,于半罩体52a及52b内面与堆叠模块40外表面之间几乎没有近似倒U字形的狭窄部。其结果,流体L不会滞留,从而能得到得到所期待的堆叠模块40的冷却效果。
其次,说明此本实施例4的堆叠模块封装结构的构筑步骤。
首先,图10A(a)与图11A(a1)及(a2)所示堆叠模块40的装载步骤、与图10A(b)与图11A(b1)及(b2)所示粘合层55的构筑步骤与前述实施例2相同。在此省略说明。
其次,如图10B(c)与图11B(c1)及(c2)所示,半罩体52a及52b设置在基板10表面。半罩体52a及52b与图7B中的半罩体42a及42b同样,是将外罩52一分为二,分别设有导入口43与排出口44。半罩体52a及52b紧固于基板10表面的后,半罩体52a与52b间有间隙G。间隙G长度接近堆叠模块40全长。
半罩体52a及52b的裙边45与基板10表面的安装部46与前述实施例2的封装结构同样,是使用粘合剂等互相粘合。
裙边45内侧最好是与前述粘合层55的端部重叠,但并不限于此。重叠是将裙边45按压在基板10表面,粘合层55与裙边45重叠部会变形。
随后,将粘合层55、与裙边45、安装部46间的粘合剂固化,确保其机械强度。确保其后的机械强度。粘合剂以外的材料或方法粘合时,只要粘合层55固化即可。与前述实施例2相同。
其次,如图10B(d)与图11B(d1)及(d2)所示,从半罩体52a及52b的间隙G处注入树脂56,在堆叠模块40外表面形成近似倒U字形分隔坝51。树脂56可用环氧树脂等。半罩体52a及52b与堆叠模块40的间隙,利用树脂56的流动性将其封闭。虽间隙G比前述实施例2大,可适当选择树脂56的黏度,使树脂56仅封闭间隙G边缘部而不阻塞中介层30通道31的导入口与排出口。
此时,由于分隔坝51几乎覆盖堆叠模块40外表面,堆叠模块40外表面不露出外罩52。分隔坝51外表面从外罩52的间隙G处露出。
与前述实施例2同样,因分隔坝51要承受从导入口43流入的流体L的压力,长期来看,若有变形的可能,必须使树脂56充分固化。如前述,由于分隔坝51将导入口43侧上游空间与排出口44侧的下游空间绝缘(分离),所以分隔坝51外侧必须紧固于半罩体42a及42b的内壁,分隔坝51下端必须紧固于接粘合层55。
本实施例4的分隔坝51制作步骤中,亦同样,分隔坝51由间隙G定位。
图10B及图11B仅是对半罩体52a、半罩体52b、导入口43、排出口44的一例,亦有各种变形。与前述实施例2相同。
如以上所说明,本实施例4,与前述实施例3同样,不会因流体L的滞留而阻碍散热效应,而有对堆叠模块40的冷却效果比前述实施例2例要高。
此外,图10A及图10B与图11A及图11B中,显示了分隔坝51填埋间隙G整体的构造,但本实施例不限定于此。例如亦可仅使树脂56限定地注入间隙G的两端(即,半罩体52a的下游侧端部与半罩体52b上游侧端部)附近,如图13C(d1)及(d2)所示,仅在间隙G的两端部分散形成分隔坝51a与51b。此时,堆叠模块40外表面绝大部分从分隔坝51a与51b之间露出于外罩52外部。
(实施例5的堆叠模块封装结构与其构筑步骤)
图12A及图12B与图13A~图13D是本发明实施例5的堆叠模块封装结构(使用贯通电极模块)的构筑步骤。图12A及图12B是构筑步骤的立体图,图13A~图13D是其剖视图。图13A~图13D中,该封装结构的纵向剖视图绘于上位,横向剖视图绘于下侧。
本实施例5的堆叠模块封装结构的特征点是,除了覆盖堆叠模块40的外罩52以外,再安装了第2外罩(外罩)57,为双重外罩。即,如图13D(e1)及(e2)所示,与前述实施例4同样,外罩52由两个半罩体52a与52b构成,且半罩体52a及52b的间隙G接近堆叠模块40全长。与前述实施例4的相异点是,仅于间隙G两端部形成有(分散配置)分隔坝51a及51b,堆叠模块40外表面的大部分从分隔坝51a及51b的间隙G露出至外罩52外部。
在基板10表面进一步安装有第2外罩(外罩)57覆盖外罩52。第2外罩57在上游侧有导入口58,在下游侧则有排出口59。外罩52与第2外罩57间的空间,有冷却用第2流体L2从导入口58往排出口59流动。外罩52的导入口43与排出口44贯通第2外罩57侧壁露出至外部,这些贯通处以树脂等密封保证流体L、第2流体L2不泄漏。
半罩体52a及52b的导入口43与排出口44以及第2外罩57的导入口58与排出口59的布置,可根据情况自由变化。
以下说明本实施例5的堆叠模块封装结构的构筑步骤。
首先,图12A(a)与图13A(a1)及(a2)所示堆叠模块40装载步骤、图12A(b)与图13A(b1)及(b2)所示粘合层55构筑步骤、图12A(c)与图13B(c1)及(c2)所示外罩52(半罩体52a及52b)安装步骤,与前述实施例4相同,在此省略说明。
其次,如图12B(d)与图13C(d1)及(d2)所示,在半罩体52a下游侧端部附近与半罩体52b上游侧端部附近分别注入树脂56,在堆叠模块40外表面形成近似倒U字形的两个分隔坝51a及51b。树脂56可用环氧树脂等。在半罩体52a下游侧端部附近与半罩体52b上游侧端部附近的半罩体52a及52b与堆叠模块40的间隙,利用树脂56的流动性将其封闭。间隙G的两端部由树脂56(分隔坝51a及51b)覆盖,但其中央部保持露出。
最后,如图12B(e)与图13D(e1)及(e2)所示,以覆盖外罩52(半罩体52a及52b)的方式将第2外罩(外罩)57紧固于基板10表面。如此,完成本实施例5的堆叠模块封装结构。
如上所述,本实施例5的封装结构,是双重外罩构成,内侧外罩52的内部空间50被分隔坝51a及51b分割成上游空间与下游空间,且从导入口43往排出口44导入、排出冷却用流体L。又,于外罩52与第2外罩57间的空间,使冷却用的第2流体L2从导入口58往排出口59流动。在此未设分隔坝。因此,除流体L的散热外,同时有第2流体L2的散热。因此,构造比前述第3及实施例4的封装结构稍许复杂,但对堆叠模块40(第2半导体器件12b及第1半导体器件11b)的冷却效果比前述第3及实施例4的封装结构要好。
流体L与第2流体L2可以是不同种类。例如,流体L是液体,第2流体L2是气体等。流体L,由于如前述是通过横截面积较小(狭窄)的通道31,因此最好是能使用压缩机或泵将已提高压力的流体供给至导入口43。另一方面,第2流体L2,由于是通过横截面积远大于通道31的区域,因此高压力非为必要。因此,对第2流体亦能采用更简便的组成。例如,亦可在第2外罩57上置一用于第2流体L2的单一出入口(导入,排出兼用),作成类似用于笔记型电脑的热泵(在此不使用压缩机)。
(实施例6的堆叠模块封装结构)
图14与图15A及15B显示本发明实施例6的堆叠模块封装结构(使用贯通电极模块)。图14是使用于其封装结构的中介层30a构成的剖视图。图15A及15B是其封装结构的纵向剖视图与沿其DD线的剖视图。
本实施例6的封装结构特征是,中介层30a内藏有露出于通道31的热反射层61a与热辐射层61b。
图14所示,中介层30a上壁33内面,隔着绝缘层62a有热反射层61a,下壁34内面,隔着绝缘层62b有热辐射层61b。热反射层61a覆盖上壁33内面整体。热辐射层61b覆盖下壁34内面整体。如此,在中介层30a通道31内部,位于上侧的热反射层61a与位于下侧的热辐射层61b彼此对向。因此,通道31上壁33与下壁34分别由热反射层61a与热辐射层61b组成。
上壁33外面有热源63(此对应于第2半导体器件12b)相接。下壁34外面有热源64(此对应于第1半导体器件11b)相接。
图14所示中介层30a构造亦称为“辐射、反射构造”。
热反射层61a多由金属薄膜等形成,可将从上下两方射入的热量反射掉。热反射层61a最好是由金或铝的薄膜,其表面为镜面,但并不限于此。又,热反射层61a最好是涵盖上壁33内面整体,但并不限于此。例如,亦可仅在上壁33内面的指定区域配置热反射层61a。
热辐射层61b由例如称为“金黑”的热辐射层形成。“金黑”可经由在真空度较低的环境气体中蒸镀金而制得。于“金黑”表面具有微小凹凸,当以可视光观察时看似黑色。“金黑”具有其表面温度低于周围温度低时会吸收热,在其表面温度高于周围温度时会放热的特性。亦可用其他材料取代“金黑”,如着成黑色的树脂等。再者,热辐射层61b最好是涵盖下壁34内面整体配置,但并不限于此。例如,亦可仅在下壁34内面的指定区域配置热辐射层61b。
上壁33与下壁34最好是高导热率材料,但不限于此。在上壁33与下壁34均以单晶硅构成,各自的表面(上壁33内面,下壁34内面)有着由电子零件或电晶体等组成的电子线路或布线层时,最好加绝缘层62a及62b。以防电子电路等因热反射层61a(导电性金属薄膜)或热辐射层61b(用金黑时有导电性)造成的短路。
图14中,箭头66a及66b是冷却用流体L流动方向。从热辐射层61b辐射至通道31内的热量,和被热反射层61a反射至通道31内的热量,由流经通道31的流体L,带出中介层30a外部。流体L的流动,用泵或压缩机与配管等(均未图示),可轻易实现。流体L亦称为“冷媒”,可能从发热物体吸收热并带往外部。如(1)氟氯碳化物类、无氟氯碳化物类(常用、种类极多);(2)丁烷、异丁烷等有机化合物;(3)氢、氦、氨、水、二氧化氢等无机化合物。与前述实施例1相同。
此处,假定下侧的热源64的功耗发热比位于上侧的热源63大,则下侧的热源64的功耗发热通过下壁34与绝缘层62b内部到达热辐射层61b表面(通道31侧),朝流经通道31的流体L辐射。辐射的绝大部分被流体L吸收。未被吸收而到达热反射层61a部分,由热反射层61a表面(通道31侧)向流体L反射,仍会被流体L所吸收。
另一方面,上侧的热源63的功耗发热经由上壁34与绝缘层62a到达热辐射层61b背面(与通道31侧相反侧),在此背面朝向热源63反射。在热反射层61a未完全反射而通过部分,到达热反射层61a表面(通道31侧的面),在此由流经通道31的流体L所吸收。
其结果,下侧的热源64的功耗发热不会到达上侧的热源63,上侧的热源63的功耗发热亦不会到达下侧的热源64。换而言之,上下的热源63与热源64,经由中介层30a而被“热绝缘”。因此,即使下侧的热源64是大功率半导体器件,而上侧的热源63是对热敏感的半导体器件,亦能经由两者之间的中介层30a,来大幅减低下侧的半导体器件对上侧的半导体器件的热影响。
图15A及15B示意了,使用图14所示中介层30a的本发明实施例6的堆叠模块封装结构(使用贯通电极模块)。
如图15A所示,封装结构所用堆叠模块40b由基板10上的第1半导体器件11b、第1半导体器件11b上的中介层30a、以及中介层30a上的第2半导体器件12b组成。
在中介层30a两侧的侧壁22,有多个贯通电极36。贯通电极36是经由导电性球体37与第2半导体器件12b的导通(及机械连接),经由导电性球体38与第1半导体器件11b的导通(及机械连接)。即,第1半导体器件11b与第2半导体器件12b的电子电路是使用中介层30a的贯通电极36相互导通,且相互机械连接(固定)。如此,基板10与第1半导体器件11b与第2半导体器件12b是相互导通,且相互机械连接(固定)。基板10与第1半导体器件11b间的导通及机械连接是用导电性球体15。于基板10与第1半导体器件11b之间、第1半导体器件11b与中介层30a之间、中介层30a与第2半导体器件12b的间隙,分别充填有填料16。
图15A中,显示了中介层30a的热反射层61a与热辐射层61b,但省略了绝缘层62a与62b。
如图15B所示,箭头35是中介层30a的通道31中流体L的流动方向。图15A中,流体L从纸面前侧往深侧流动。第1半导体器件11b的功耗发热,经热辐射层61b被流体L吸收,由流体L带出。通过热辐射层61b到达热反射层61a的热量,亦在该处被反射而被流体L吸收,仍会由流体L带出。在第2半导体器件12b的功耗发热,被热反射层61a往上方反射,由此散发至外部。在热反射层61a未完全反射而通过的热量,经热反射层61a,被流经通道31的流体L吸收,由流体L带出。
中介层30a的左右侧壁32、上壁33及下壁34一起决定了通道31,亦是连结第1半导体器件11b与第2半导体器件12b的热传导路。此时,部分第1半导体器件11b的功耗发热会经由侧壁32传至第2半导体器件12b。但通过,缩小侧壁32宽度;或用不同材料构成(最好是热传导率较小的材料)侧壁32、上壁33、下壁34等措施,可减小经由侧壁32的热传导量。因此,应尽可能遵循前述原则。
侧壁32中的贯通电极36通常是金属等热传导率较大的材料。部分第1半导体器件11b的功耗发热会经由贯通电极36扩散至第2半导体器件12b,可能导致第2半导体器件12b升温。然而,可通过修正线路层设计,缩减贯通电极36直径和数量,从而减小热扩散是最佳手段。
如图15A及图15B所示,通道31上壁33内面热反射层61a,不是布满上壁33内面整体,而是在除了边缘部以外的部分。同样,通道31下壁34内面的热辐射层61b,也不是布满下壁34内面整体,而是在除了边缘部以外的部分。然而,热反射层61a与热辐射层61b的布置,不限于图15A及图15B所例示。
例如,(a)可将热辐射层61b布置在下壁34内面整体与侧壁32内面整体,将热反射层61a布置在上壁33内面的的指定区域。此例,非常合适于仅考虑半导体器件11b的功耗发热的情况。(b)亦可将热辐射层61b布置在下壁33的指定区域,将热反射层61a布置在上壁33内面整体与侧壁32内面整体。(c)亦可将热辐射层61b布置在下壁34内面整体与左侧的侧壁32接近下壁34的区域,将热反射层61a布置在上壁33内面整体与右侧的侧壁32的近上壁33的区域。
从图15B可知,前述中介层30a的通道31平面形状为直线。然而,不限定于此。例如,亦可将通道31平面形状作成如图16A及图16B所示形状。
图16A中,中介层30b左右侧壁32是在通道31上游侧与下游侧的端部区域(图16A中为上下端部的区域)往内侧突出。即,通道31宽度(横截面积),在上游侧与下游侧的端部区域较中央部狭窄。其结果,沿箭头35a流入通道31的流体L流经通道31狭窄导入口流入,被导至宽广中央部后,通过狭窄排出口流出。
图16B的中介层30c中,左侧的侧壁32在通道31下游侧的端部区域(图16B中为上端部的区域)往内侧突出,右侧的侧壁32在通道31上游侧的端部区域(图16B中为下端部的区域)往内侧突出。即,于通道31中央形成有阶梯状弯曲的弯曲部。其结果,沿箭头35a流入通道31的流体L流经通道31狭窄导入口流入,通过中央的弯曲部后,通过狭窄排出口流出。因此,流体L看似仿佛在倾斜方向流动于通道31。
图16A及图16B所示中介层30b与30c中,由于左右侧壁32向内侧屈折,增大了通电极36的可布置面积,因此在需增加贯通电极36数目时,特别有效。
通道31形状有多个变形。例如,通道31的纵向剖视图形状(沿相对基板10垂直的面的截面形状)最好是包括近似正方形的长方形(例如流体的流动方向较大,高度方向较小的长方形)。通道31水平截面形状与纵向剖视图形状同样,最好是包括近似正方形的长方形,但并不限于此。例如,亦可流体L流入通道31导入口区域与流体L流出的排出口区域两者、或通道31导入口区域与排出口区域的任一方较狭窄。狭窄部是侧壁32弯曲,但亦可在该弯曲区域布置贯通电极36。如图16A所示。
通道31的导入口与排出口,最好位于通道31宽度方向的中央,但并不限于此。例如,亦可将导入口置于宽度方向的偏左处,排出口置于偏右处。如图16B所示。
图16A及图16B所示中介层30b与30c中,通道31是在其导入口侧端部与排出口侧端部较细,通道31中央部较其导入口侧及排出口侧端部粗(横截面积较大)。此种构成,能同时满足欲使热反射层61a与热辐射层61b面积增大来增大散热效果的要求、以及欲对应贯通电极36总数的增加的两个要求。
(实施例6,所使用中介层构筑步骤的第1例)
图17是前述中介层30a、30b及30c构筑步骤的第1例。由于中介层30a、30b及30c都能适用,在此针对中介层30a作说明。
首先,如图17(a)所示,在板状上壁33内面(在图中为下面)的指定区域布置热反射层61a。上壁33最好是高热传导率的材料,但并非必要。热反射层61a可用如金、铝等金属的蒸镀法方法来形成。
其次,如图17(b)所示,在板状下壁34内面(在图中为上面)的指定区域布置热辐射层61b。热辐射层61b可用如“金黑”等蒸镀膜。
此处,热反射层61a与热辐射层61b虽不覆盖上壁33内面与下壁34内面整体,而仅在中央区域选择性地形成,但并不局限于此。分别覆盖上壁33内面与下壁34内面整体亦可。
其次,如图17(c)所示,在下壁34左右边缘部,加以不与热辐射层61b重叠的带状侧壁32。侧壁32材料可用树脂等,用粘合剂紧固在下壁34内面(在图中为上面)。
最后,如图17(d)所示,用粘合剂等将左右侧壁32上缘分别紧固在上壁33内面的对应处。至此,制造了有着通道31的中介层30a。流体L在通道31内从纸面的前方往后方(或后方往前方)流动。
此构筑步骤的第1例所用粘合剂等,需考虑长期维持通道31气密性,与粘合对象物等因素。例如,在上壁33与下壁34用单晶硅,侧壁32用玻璃时,下壁34与侧壁32的粘合,侧壁32与上壁33的粘合能用静电粘合。由于静电粘合密封性高,能长期维持通道31气密性。又,上壁33与下壁34用单晶硅时,可用公知技术分别在上壁33与下壁34的表面形成1层以上的线路层。
此外,图17虽无显示,但亦可在中可介层30a边缘部构筑贯通电极36。例如,用RIE(反应性离子蚀刻)等加工技术形成多个贯通上壁33(例如单晶硅)、侧壁32(例如玻璃)、下壁34(例如单晶硅)的孔,并在这些贯通孔内部视必布置绝缘膜,并充填导电材料,形成贯通电极36。
(实施例6,所使用中介层构筑步骤的第2例)
图18是前述中介层30a构筑步骤的第2例。
首先,如图18(a)所示,在板状上壁33内面(在图中为下面)的指定区域布置热反射层61a。上壁33最好是高热传导率的材料,但非必需。例如热反射层61a可用金、铝等金属蒸镀膜。此步骤与前述构筑步骤第1例相同。
其次,如图18(b)所示,将中介层30a的下壁34与侧壁32一体形成。侧壁32分别位在下壁34左右边缘部。被下壁34与侧壁32包围处形成凹陷34a。又,在下壁34内面(在图中为上面)的指定区域(位于凹陷34a中)形成热辐射层61b。热辐射层61b例如经由“金黑”的蒸镀膜形成。该步骤与前述构筑步骤第1例不同。
此种构成,可用,选择性除去下壁34中央区域,形成凹陷34a而后在凹陷34a底面布置热辐射层61b,来轻易实现。具体一例如下所述。首先在单晶硅板(其厚度相同侧壁32厚度)上侧表面形成光罩。用RIE法等选择性地除去单晶硅,至指定深度。在单晶硅板的中央区域形成凹陷34a。最后,用蒸镀法等在凹陷34a底面选择性布置金黑层,完成热辐射层61b。
此处,热辐射层61b虽不覆盖凹陷34a底面整体,而仅在中央区域。但并不局限于此。例如,热辐射层61b覆盖凹陷34a底面整体亦可;覆盖凹陷34a底面整体与两侧壁32内面一部分亦可;覆盖凹陷34a的底面整体与两侧壁32内面整体亦可。
最后,如图18(c)所示,将图18(b)所示两侧壁32紧固于图18(a)所示上壁33(有热反射层61a)内面边缘部,则完成有着通道31的中介层30a。紧固用粘合剂67可以是环氧树脂粘合剂。
在上壁33,带侧壁32下壁34的材料都是单晶硅,且于侧壁32上端面无热辐射层61b时(本第2例即是),可用硅-硅热粘合。
由于通道31必须维持气密性,因此粘合剂或粘合方法,需作适当选择。
图18所示第2例,是假定上壁33与带侧壁32的下壁34的材料都是单晶硅。因此,可使用公知加工技术在侧壁32构筑贯通电极36,亦能在上壁33与下壁34分别布置1层以上的线路层。上壁33与带侧壁32的下壁34的材料不限于单晶硅,亦可使用树脂等。
此外,图18(b)所示构造直接作为中介层30a使用亦可。此时,虽无通道31顶部分,由中介层30a上侧的半导体器件12b的下侧表面来充当顶部。又,热反射层61a构筑在半导体器件12b的下侧表面。
同样,亦能将图18(b)上下反转,作成无底通道31的中介层30a。
(实施例,所用中介层构筑步骤的第3例)
图19是前述中介层30a构筑步骤第3例。
首先,如图19(a)所示,准备作为下壁34的板状母材34'(在此用单晶硅基板)。
其次,如图19(b)所示,用公知技术在母材34'左右边缘部构筑多个贯通电极36。具体而言,经由以RIE法蚀刻,在母材34'形成多个贯通于其厚度方向的贯通孔,以绝缘层(未图示)覆盖贯通孔内侧后,充填导电性材料。由此,可容易地构筑贯通电极36。其后,在母材34'表面与背面分别形成导通用垫68及垫69,导通对应的贯通电极36。
其次,如图19(c)所示,用光罩(未图示。由光阻膜等构成),选择性地除去母材34'的表面侧,而形成凹陷34a。凹陷34a的形成,可利用诸如TMAH(氢氧化四甲基铵)或KOH(氢氧化钾)异向性蚀刻液。此类蚀刻液,由于在特定的硅结晶面(即,111面)蚀刻速度相对较低,因此凹陷34a的边(即,从凹陷34a底面至母材34'表面的斜面)成为露出的(111)面。如此,可得到左右侧壁32一体化的下壁34。
接着,在下壁34的凹陷34a底面,用公知技术布置热辐射层61b。此时状态如图19(c)所示。
另一方面,如图19(d)所示,制作带有多个导通用垫68露出用开口33a上壁33。上壁33可用板状母材(在此用单晶硅基板)从其上侧以RIE法蚀刻等,容易制得。其后,在上壁33内面(图中为下面)的指定区域布置热反射层61a。
最后,在图19(c)所示下壁34(带贯通电极36、导通用垫68、热辐射层61b)上,装图19(d)所示上壁33(带热反射层61a)并紧固后,制得图19(e)所示中介层30a。此紧固使用粘合剂或低融点玻璃等。经由下壁34的凹陷34a形成通道31。通道31必须保证除其导入口与排出口外具有气密性。
本第3例,由于中介层30a上壁33与下壁34两者的材质都是单晶硅,因此亦能在中介层30a的表背面形成1层以上的线路层。
此外,可将图19(c)所示构造直接作为中介层30a使用。此时,虽无通道31顶部分,由中介层30a上侧的半导体器件12b的下侧表面来充当顶部。又,热反射层61a构筑在半导体器件12b的下侧表面。
同样,可将图19(b)上下反转,作成无底通道31的中介层30a。
(实施例6,所使用中介层构筑步骤的第4例)
图20是前述中介层30a构筑步骤的第4例。
图20(a)~图20(c)的下壁34(带贯通电极36、导通用垫68、热辐射层61b)制作过程,与前述的第3例相同,在此省略说明。
另一方面,如图20(d)所示,制作可嵌入下壁34凹陷34a上壁33。上壁33是用板状母材(在此用单晶硅基板)从其下侧以RIE法蚀刻等而容易地形成。其后,在上壁33内面(图中为下面)的指定区域形成热反射层61a。
最后,在图20(c)所示下壁34(带贯通电极36、导通用垫68、热辐射层61b)上,装图20(d)所示上壁33(带热反射层61a)并紧固后,制得图20(e)所示中介层30a。此紧固使用粘合剂或低融点玻璃等。在凹陷34a内部,在上壁33热反射层61a与下壁34热辐射层61b间有间隙,形成通道31。通道31必须保证除其导入口与排出口外具有气密性。
本第4例亦同样,由于中介层30a上壁33与下壁34两者的材质都是单晶硅,因此亦能在中介层30a的表背面形成1层以上的线路层。
本第4例中,与图19所示第3例不同,上壁33几乎整体嵌入下壁34的凹陷34a中。左右侧壁32上缘不被上壁33覆盖。所以,不需如第3例在上壁33设置开口33a,因此,制造比图19所示第3例更简便。
此外,可将图20(c)所示构造直接作为中介层30a使用。此时,虽无通道31顶部分,由中介层30a上侧的半导体器件12b的下侧表面来充当顶部。又,热反射层61a构筑在半导体器件12b的下侧表面。
同样,可将图20(c)上下反转,作成无底通道31的中介层30a。
(实施例6的堆叠模块封装结构变形例)
至此为止,对实施例6的堆叠模块封装结构,叙述了具有热反射层61a与热辐射层61b中介层30a、30b、30c和用其组装的堆叠模块40b,但实施例6除例示外,更有多种变形例。
例如,上侧的第2半导体器件12b的功率比下侧的第1半导体器件11b大时,可替换热反射层61a与热辐射层61b的位置。即,作成大功率的第2半导体器件12b侧配置热辐射层61b,功率小的第1半导体器件11b侧配置热反射层61a。又,堆叠模块亦可为3层以上的组成、包夹中介层上下半导体器件可分别是2个以上(例如在中介层上面,在同一平面内布置着多个半导体器件)等。不论何种构成,都是以热反射层61a与热辐射层61b对位于中介层上下的半导体器件间实现热绝缘,并且经由热辐射层61b使热量被流体L吸收,来散热是共同点。
(实施例7的堆叠模块封装结构)
图21A~图21C是使用于本发明实施例7的堆叠模块封装结构(使用贯通电极模块)的中介层70。图21A是其分解立体图,图21B是其立体图,图21C是其剖视图。
本实施例7的封装结构,其特征是中介层70具有利用流体L的绝热膨胀来增加冷却效果。
中介层70如图21A~图21C所示,由将矩形板状上壁73、同样是矩形板状的下壁74、一对侧壁72a及72b组成,四个构件在内部形成有通道71。侧壁72a及72b的形状是对称的,通道71上游侧端部起在一定的范围中宽度变宽,从其下游侧端部起在一定的范围中宽度变窄。侧壁72a及72b上游侧的宽度宽广部分与宽度狭窄部分之间,其宽度是直线变化。因此,由上壁33、下壁34及侧壁72a及72b所定的通道71有着漏斗形的平面形状,宽度在上游侧区域相对较窄(横截面积较小),宽度在下游侧区域相对较宽(横截面积大)。
通道71形状,如图21C所示。通道71高度不变,宽度可变,上游侧区域较窄,下游侧区域较宽。上游侧区域与下游侧区域中间,是通道71的宽度逐渐扩张的变迁部。
流体L如以箭头75a所示,从相对较窄上游侧开口(导入口)流入中介层70的通道71,如以箭头75b所示,从相对较宽的下游侧开口(排出口)流出。由于通道71宽度在从上游侧端部经过一定范围处急遽地扩大,因此流体L在流经通道71的途中引起绝热膨胀,温度降低。其结果,使通道71内温度降低。即,中介层70由于其本身具有冷却(吸热)作用,因此与不利用绝热膨胀的情况相比,提高了半导体器件的冷却效果。
图21A~图21C所示构造,称为“绝热膨胀构造”。“绝热膨胀构造”亦可与图14所示前述实施例6的“辐射、反射构造”组合。如此能更增加流体L所产生冷却(吸热)作用。此时,在通道71顶部分上壁73布置着热反射层61a,在通道71底部分得下壁74布置着热辐射层61b。热反射层61a与热辐射层61b位置与范围与前述实施例6相同即可。
图22A是将有着如上构成与作用的中介层70组合在图2A及图2B所示键合模块的实施例7半导体器件的封装结构。图22B是中介层70的通道71。
图22A所示半导体器件的封装结构,除了取代中介层20的中介层70以外,其余则与图2A及图2B所示键合模块相同,在此省略说明。图22A中,流体L是从纸面前方往后方沿与该纸面垂直的方向流动。
在图22A半导体器件的封装结构中,下侧的第1半导体器件11a与上侧的第2半导体器件12a之间配置着具有“绝热膨胀构造”的中介层70。如图22B所示,流体L从中介层70的狭窄导入口流入通道71后,流体L从上游侧端部首先进入第1区域71a。流体L接着通过宽度逐渐增大的迁移区域,而后进入下游侧端部的第2区域71b,经排出口从通道71流出。流体L通过第1区域71a后,由于压力急遽地下降,因此会一边绝热膨胀、一边到达第2区域71b。其结果是流体L的温度降低。
在第1半导体器件11a与第2半导体器件12a不发热时,从通道71流出的流体L温度会比流入时的温度低。在第1半导体器件11a与第2半导体器件12a发热时,由于流体L会吸收热量,因此可有效地带出来自第1半导体器件11a与第2半导体器件12a的功耗发热。
(实施例8的堆叠模块封装结构)
图23A是将前述实施例7所使用的中介层70组装于图3A及图3B所示贯通电极模块而组成的实施例8的堆叠模块封装结构。图23B显示中介层70的通道71。
本实施例8的封装结构,除取代中介层30的中介层70以外,其余则与图3A及图3B所示键合模块相同,在此省略说明。图23A中,流体L是从纸面前方往后方沿与该纸面垂直方向流动。
图23A的封装结构亦同样,于下侧的第1半导体器件11b与上侧的第2半导体器件12b之间配置着具有“绝热膨胀构造”的中介层70,与图22A的封装结构同样,在通过第1区域71a后,流体L的压力急遽地降低,一边绝热膨胀、一边到达第2区域71b。其结果,使流体L的温度降低。
在第1半导体器件11b与第2半导体器件12b不发热时,从通道71流出的流体L温度会比流入时的温度低。在第1半导体器件11b与第2半导体器件12b发热时,由于流体L会吸收热量,因此可有效地带出来自第1半导体器件11b与第2半导体器件12b的功耗发热。
(第7及实施例8的堆叠模块封装结构的变形例)
图24A及图24B与图25A及图25B是使用于前述本发明的实施例7及实施例8的堆叠模块封装结构中介层70变形例。图24A及图24B是一个通道71的例,图25A及图25B是2个通道71的例。
图中,符号76是宽度狭窄(横截面积相对小)的第1区域71a与宽度宽广(横截面积相对大)的第2区域71b之间,通道71宽度(横截面积)的增大(变化)、即,流入通道71的流体L引起绝热膨胀,流体L的降温迁移区域。
图24A(a)中,从上游侧端部进入通道71的流体L,首先进入宽度(横截面积)为一定的第1区域71a,接着通过宽度(横截面积)逐渐增大的迁移区域76,进入宽度(横截面积)为一定的第2区域71b。通过第2区域71b宽广的排出口,从通道71流出。流体L在迁移区域76压力急遽地降低,一边绝热膨胀、一边到达第2区域71b。其结果是流体L温度降低。
图24A(b)中,由于从第1区域71a上游侧端部至第2区域71b下游侧端部为止,宽度(横截面积)以一定比例逐渐增加,因此流体L会在流入通道71(第1区域71a)瞬间引起绝热膨胀。
图24A(c)中,与图24A(a)相同,但由于上游侧的第1区域71a位置相对通道71(中介层70)的中心线偏向布置,因此流体L仿佛倾斜流动(在图中为从左下往右上的方向)。
图24A(d),与图24A(a)相同,但第1区域71a与第2区域71b比图24(a)的例接近,换而言之,相异点是从第1区域71a至第2区域71b的宽度(横截面积)的变化更为急遽。此例中,由于绝热膨胀会较图24(a)的例更急遽,因此流体L温度降低会更大。
图24A(e)中,与图24A(a)相同,但相异点是,于第1区域71a与第2区域71b之间、即,迁移区域76设有宽度(横截面积)较第1区域71a小之处(紧缩部)。此例中,流体L是在紧缩部暂时被加压后绝热膨胀。
如图24A及图24B所示,通道71形状无特别限制。可根据需要决定通道71的形状。即,可根据中介层70上下的半导体器件(图24A及图24B中省略)的功耗发热状况配置迁移区域76。
一般而言,在半导体器件的功耗发热不会在构成该半导体器件的晶片全面产生。在例如运算电路、输出电路等大功率,发热主要亦在配置着相关电路的区域(热点)产生。因此,最好是将迁移区域76布置在相关电路的区域(在上侧或下侧与相关电路重叠处)。流体L可更快地吸收热量。
图25A(a)中,相同形状的通道71相邻设有2个。流体L流导入口,流体L流排出口各有2处。即两个通道71彼此独立。
图25A(b)中,一方(在图中为左侧)通道71与图25A(a)相同,但另一方(在图中为右侧)通道71,迁移区域76在下游侧(在图中为上方)偏向布置。流体L流导入口,流体L流排出口各有2处。即两个通道71彼此独立。
图25B(c)中,是将图25A(a)的两个通道的流导入口结合而为一。通道71是在中介层70内部分歧成两个后,于两个流排出口连结。因此,两个通道71是在中介层70内部彼此连结。
图25B(d)中,与图25B(c)同样,是将两个通道流导入口合而为一,但相异点是一方(在图中为左侧)通道71中,迁移区域76在上游侧(在图中为下方),另一方(在图中为右侧)的通道71,迁移区域76在下游侧(在图中为上方)。此例亦同样,两个通道71是在中介层70内部彼此连结。
图25A及图25B中,是通道71与迁移区域76分别为2个的例,但通道71与迁移区域76的数目并无限制。用3个或以上的通道71与迁移区域76亦可。可根据需要(例如存在几个发热大的区域)任意地选择通道71与迁移区域76的形状和数目。
(使用于第7及实施例8的中介层构筑步骤的第1例)
图26A及图26B是使用于本发明的实施例7及实施例8的堆叠模块封装结构的中介层70构筑步骤的第1例。
此构筑步骤,首先如图26A(a)及图26B(a)所示,准备矩形板状上壁73。另一方面,如图26A(b)及图26B(b)所示,准备矩形板状的下壁74,在其表面形成左右侧壁72a及72b。由侧壁72a及72b在下壁74表面形成有漏斗形平面形状的凹陷74a。
其后,如图26A(c)及图26B(c)所示,将上壁73粘合在左右侧壁72a及72b的表面,即可制造图21A~图21C所示绝热膨胀构造的中介层70。凹陷74a上缘被上壁73封闭,成为通道71。
上壁73与下壁74材料最好是单晶硅等,侧壁72a及72b材料最好是玻璃、单晶硅、树脂、或光阻树脂(SU-8等),但亦可是以外材料。上壁73与下壁74与侧壁72a及72b最好是以粘合剂等粘合,但并不限于此。亦能使用其他公知技术。
此外,图26A及图26B中,通道71为1个,但不限于此,亦可如图24A及图24B与图25A及图25B所例示,设置2个以上的通道71。
又,亦可省略上壁73或下壁74。例如,将图26A(b)及图26B(b)所示构造直接作为中介层70使用。由于是无顶部(上面开口)中介层70,上侧的半导体器件的下侧面可充作顶部利用。同样,图26A(b)及图26B(b)所示构造上下反转,则是无底部(下面开口)中介层70,下侧的半导体器件上侧面可充作底部利用。
(使用于第7及实施例8的中介层构筑步骤的第2例)
图27A及图27B是使用于本发明的实施例7及实施例8的堆叠模块封装结构,中介层70构筑步骤的第2例。
此构筑步骤,首先如图27A(a)及图27B(a)所示,准备于表面一体形成左右侧壁72a及72b矩形下壁74。由侧壁72a及72b在下壁74表面侧形成漏斗形的凹陷74a。下壁74与侧壁72a及72b的材料最好是单晶硅,凹陷74a可用湿式蚀刻(包括异向性蚀刻)或干式蚀刻等将下壁74表面侧选择性地除去而成。
其后,如图27A(b)及图27B(b)所示,使用粘合剂等将上壁73粘合在左右侧壁72a、72b的表面,即可得如图21A~图21C所示绝热膨胀构造的中介层70。凹陷74a上缘用上壁73封闭,构成通道71。上壁73为玻璃时,可用静电粘合一体化。上壁73为单晶硅制时,可用硅-硅粘合一体化。
此外,图27A及图27B中,通道71为1个,但不限于此,亦可如图24A及图24B与图25A及图25B所例示,设置2个以上的通道71。
又,亦可省略上壁73或下壁74。例如,将图27A(b)及图27B(b)所示构造直接作为中介层70使用。由于是无顶部(上面开口)中介层70,上侧的半导体器件的下侧面可充作顶部利用。同样,图27A(b)及图27B(b)所示构造上下反转,则是无底部(下面开口)中介层70,下侧的半导体器件上侧面可充作底部利用。
(使用于第7及实施例8的中介层构筑步骤的第3例)
图28A及图28B是使用于本发明的实施例7及实施例8的堆叠模块封装结构,中介层70构筑步骤的第3例。
首先如图28A(a)及图28B(a)所示,准备带有导通用垫78及79与贯通电极77的矩形板状下壁74。垫78形成在下壁74表面,垫79形成在下壁74背面。各贯通电极77是贯通下壁74到达对应的垫78及79。由图28B(a)可知,垫78及79与贯通电极77仅在通道71上游侧端部附近布置,不与通道71重叠。下壁74de材料最好是单晶硅。
其次,如图28A(b)及图28B(b)所示,将下壁74表面侧选择性地除去而形成平面形状是漏斗形的凹陷74a。下壁74的残留部在凹陷74a左右两侧形成了侧壁72a及72b。凹陷74a不与垫78及79重叠,垫78及79与贯通电极77布置在侧壁72a及72b。下壁74材料只要是单晶硅,凹陷74a即能以例如湿式蚀刻(包括异向性蚀刻)或干式蚀刻等来形成。
其后,如图28A(c)及图28B(c)所示,准备带有复数开口73a的矩形板状上壁73。开口73a位置对应下壁74的垫78。上壁73材料只要是单晶硅,开口73a即能以例如湿式蚀刻(包括异向性蚀刻)或干式蚀刻等来形成。
最后,如图28A(d)及图28B(d)所示,使用粘合剂等将上壁73粘合在下壁74,上壁73、下壁74材料均为单晶硅时,可用硅-硅粘合。上壁73为玻璃时,可用静电粘合。
此外,图28A及图28B中,通道71是1个,但不限于此,亦可如图24A、图24B、图25A及图25B所示,设置2个以上的通道71。
又,亦可省略上壁73或下壁74。例如,将图28A(b)及图28B(b)所示构造直接作为中介层70使用。由于是无顶部(上面开口)中介层70,上侧的半导体器件的下侧面可作为顶部利用。同样,图28A(b)及图28B(b)所示构造上下反转,则是无底部(下面开口)中介层70,下侧的半导体器件上侧面可作为底部利用。
(于实施例8的堆叠模块封装结构附加外罩的组成例)
图29是图23A所示实施例8的堆叠模块加外罩82的组成例(封装结构例)。在基板10上装图23A所示堆叠模块80,外罩82覆盖在堆叠模块80上,用外罩82裙边85固定于基板10。外罩82带有导入口83与排出口84。导入口83在中介层70上游侧(流体L流入侧),排出口84在中介层70下游侧(流体L流出侧)。
图29中,例示了堆叠模块80下侧的第1半导体器件11、堆叠模块80上侧的第2半导体器件12、两半导体11及12间的中介层70彼此间尺寸不同的情形。彼此间尺寸不同并无限制。亦可为2个以上的第1半导体器件11设置于中介层70下侧的组成,亦可用2个以上的第2半导体器件12设置于中介层70上侧亦可,多段数构成亦可(图29的堆叠模块80为3段)。
图29的组成例,亦能适用于图22A所示实施例7的堆叠模块封装结构附加外罩82的情况。此时,仅是堆叠模块80取代键合模块,其他不变。
(在第7及实施例8中的流体供给)
图30是在第7及实施例8,流体供给系统的例。此系统能适用于前述第1~实施例6的堆叠模块封装结构。
图30中,在内藏于堆叠模块80的中介层70的通道71上游侧开口有外罩82的导入口83连通,于其下游侧开口有外罩82的排出口84连通。90为压缩机,91为驱动压缩机90的动力源(通常为马达)。压缩机90经由配管T3连接于导入口83。排出口84经由配管T4连接于压缩机90。
以压缩机90加压的压缩流体(此处为气体)L经由配管T3被导至导入口83,进入外罩82内部上游空间。其后,流体L通过中介层70的通道71流至外罩82内部的下游空间。经由排出口84从下游空间流出。流出的流体L,再经配管T4返回压缩机90。配管T4里的流体L吸收了堆叠模块80内的功耗发热,温度较高,并在压缩机90内被加压(断热压缩),流体L的温度会更高,压缩机90应附属使流体L降温的功能(流体冷却功能)。但非必需。例如配管T3与T4的环境温度较低时,流体冷却功则可省略。
使用液体作为流体L时,用泵取代压缩机90。
[产业上的可利用性]
本发明适用于必须抑制大功率半导体器件功耗发热引起的升温,从而保证系统稳定工作的堆叠模块的封装结构。本发明不限于以电子电路为主体的半导体器件或模块,亦能广泛适用于其他种类大功率半导体器件或模块(例如发光器件、发光器件模块、光通讯器件、光通讯模块等)。进而,在小型化要求很高的分析器械μTAS(微型全程分析系统)中,亦能适用于在微小流路里测定流体的领域。
Claims (6)
1.一种堆叠模块的封装结构,其特征是:
由基板;
装载于前述基板上,包含中介层、以及设置于该中介层一侧的1个以上的第1半导体器件和设置于前述中介层相反侧的1个以上的第2半导体器件的堆叠模块;
紧固于前述基板上并将前述堆叠模块内包,和前述基板一起形成内部空间的外罩;
以及设置于前述外罩与前述基板之间,用以分隔前述内部空间的分隔坝(分隔构件)所构成;
前述中介层有着从一端贯通(延伸)至另一端的通道;
前述外罩有着将吸收热量的流体从外部导入前述内部空间的导入口和将前述流体从前述内部空间往外部排出的排出口;
前述内部空间,除前述导入口与前述排出口之外都是密封的,由前述分隔坝分割成连通前述导入口上游空间与连通前述排出口的下游空间;经前述通道,前述上游空间与前述下游空间相互连通。
2.根据权利要求1所述的堆叠模块封装结构,其特征是:
前述分隔坝的一部分,从形成于前述外罩的开口裸露于外部。
3.根据权利要求1或权利要求2所述的堆叠模块封装结构,其特征是:前述中介层具备设置于前述通道内壁的指定区域的热反射层及热辐射层的至少一种。
4.根据权利要求1至权利要求3所述任一的堆叠模块封装结构,其特征是:前述中介层的前述通道,具备横截面积相对较小的第1区域与横截面积相对较大的第2区域。
5.根据权利要求1至权利要求4所述任一的堆叠模块封装结构,其特征是:前述分隔坝设置于2处以上。
6.根据权利要求1至权利要求5中任一的堆叠模块封装结构,其特征是:更具备覆盖前述外罩并紧固于前述基板上的第2外罩。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011-122863 | 2011-05-31 | ||
JP2011122863A JP2012253104A (ja) | 2011-05-31 | 2011-05-31 | インターポーザを用いた積層モジュールの実装構造 |
PCT/JP2012/064112 WO2012165559A1 (ja) | 2011-05-31 | 2012-05-31 | インターポーザを用いた積層モジュールの実装構造 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN103748676A true CN103748676A (zh) | 2014-04-23 |
Family
ID=47259411
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201280038219.XA Pending CN103748676A (zh) | 2011-05-31 | 2012-05-31 | 使用中介层的堆叠模块封装结构 |
Country Status (4)
Country | Link |
---|---|
JP (1) | JP2012253104A (zh) |
CN (1) | CN103748676A (zh) |
TW (1) | TW201304088A (zh) |
WO (1) | WO2012165559A1 (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020004894A (ja) * | 2018-06-29 | 2020-01-09 | 三菱重工業株式会社 | 半導体素子の冷却構造及び電子デバイスの冷却構造 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2015086184A1 (en) | 2013-12-13 | 2015-06-18 | Abb Technology Ag | Semiconductor stack arrangement and semiconductor module |
US9337119B2 (en) * | 2014-07-14 | 2016-05-10 | Micron Technology, Inc. | Stacked semiconductor die assemblies with high efficiency thermal paths and associated systems |
US9443744B2 (en) * | 2014-07-14 | 2016-09-13 | Micron Technology, Inc. | Stacked semiconductor die assemblies with high efficiency thermal paths and associated methods |
US9691746B2 (en) * | 2014-07-14 | 2017-06-27 | Micron Technology, Inc. | Methods of manufacturing stacked semiconductor die assemblies with high efficiency thermal paths |
JP6540230B2 (ja) * | 2015-05-26 | 2019-07-10 | 富士通株式会社 | 基板 |
JP6634839B2 (ja) | 2016-01-14 | 2020-01-22 | 富士通株式会社 | 半導体モジュール及び電子機器 |
FR3060243B1 (fr) * | 2016-12-12 | 2019-08-23 | Institut Vedecom | Module de commutation de puissance, convertisseur integrant celui-ci et procede de fabrication |
WO2018146816A1 (ja) * | 2017-02-13 | 2018-08-16 | 新電元工業株式会社 | 電子機器 |
KR20230023248A (ko) * | 2021-08-10 | 2023-02-17 | 삼성전자주식회사 | 회로 기판 모듈 및 그 제조 방법 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1574344A (zh) * | 2003-06-12 | 2005-02-02 | 株式会社东芝 | 三维安装半导体组件及三维安装半导体装置 |
JP2007027570A (ja) * | 2005-07-20 | 2007-02-01 | Murata Mfg Co Ltd | セラミック多層基板、その製造方法、およびパワー半導体モジュール |
WO2008094646A1 (en) * | 2007-01-31 | 2008-08-07 | Hewlett-Packard Development Company, L.P. | Chip cooling channels formed in wafer bonding gap |
CN201117676Y (zh) * | 2007-08-17 | 2008-09-17 | 广东昭信光电科技有限公司 | 集成微结构的大功率发光二极管封装结构 |
CN201556645U (zh) * | 2009-12-14 | 2010-08-18 | 东莞勤上光电股份有限公司 | 硅基板功率型led封装结构 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59202654A (ja) * | 1983-05-02 | 1984-11-16 | Nippon Telegr & Teleph Corp <Ntt> | 集積回路パツケ−ジ |
SG104348A1 (en) * | 2002-11-21 | 2004-06-21 | Inst Of Microelectronics | Apparatus and method for fluid-based cooling of heat-generating devices |
JP2005032904A (ja) * | 2003-07-10 | 2005-02-03 | Hitachi Ltd | 直接液冷型電力用半導体モジュール |
-
2011
- 2011-05-31 JP JP2011122863A patent/JP2012253104A/ja not_active Withdrawn
-
2012
- 2012-05-31 CN CN201280038219.XA patent/CN103748676A/zh active Pending
- 2012-05-31 WO PCT/JP2012/064112 patent/WO2012165559A1/ja active Application Filing
- 2012-05-31 TW TW101119683A patent/TW201304088A/zh unknown
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1574344A (zh) * | 2003-06-12 | 2005-02-02 | 株式会社东芝 | 三维安装半导体组件及三维安装半导体装置 |
JP2007027570A (ja) * | 2005-07-20 | 2007-02-01 | Murata Mfg Co Ltd | セラミック多層基板、その製造方法、およびパワー半導体モジュール |
WO2008094646A1 (en) * | 2007-01-31 | 2008-08-07 | Hewlett-Packard Development Company, L.P. | Chip cooling channels formed in wafer bonding gap |
CN201117676Y (zh) * | 2007-08-17 | 2008-09-17 | 广东昭信光电科技有限公司 | 集成微结构的大功率发光二极管封装结构 |
CN201556645U (zh) * | 2009-12-14 | 2010-08-18 | 东莞勤上光电股份有限公司 | 硅基板功率型led封装结构 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020004894A (ja) * | 2018-06-29 | 2020-01-09 | 三菱重工業株式会社 | 半導体素子の冷却構造及び電子デバイスの冷却構造 |
JP7075837B2 (ja) | 2018-06-29 | 2022-05-26 | 三菱重工業株式会社 | 半導体素子の冷却構造及び電子デバイスの冷却構造 |
Also Published As
Publication number | Publication date |
---|---|
JP2012253104A (ja) | 2012-12-20 |
WO2012165559A1 (ja) | 2012-12-06 |
TW201304088A (zh) | 2013-01-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN103748676A (zh) | 使用中介层的堆叠模块封装结构 | |
TWI482244B (zh) | 熱交換器以及半導體模組 | |
JP5807220B2 (ja) | インターポーザ及びそれを用いた半導体モジュール | |
US7015572B2 (en) | Three-dimensionally mounted semiconductor module and three-dimensionally mounted semiconductor system | |
WO2022241848A1 (zh) | 一种硅基扇出型封装结构及其制备方法 | |
CN103915355B (zh) | 封装结构的形成方法 | |
CN102148207A (zh) | 用于半导体器件的温度控制的直接流体接触微通道热传递装置、方法及其形成工艺 | |
CN111244050A (zh) | 芯片级集成微流体散热模块及制备方法 | |
KR100618482B1 (ko) | 액랭 시스템 및 전자 장치 | |
JP2010161184A (ja) | 半導体装置 | |
WO2020248905A1 (zh) | 一种晶圆级三维堆叠微流道散热结构及其制造方法 | |
US11876037B1 (en) | Chip stacking and packaging structure | |
CN103748682A (zh) | 堆叠模块以及所用中介层 | |
CN114300428A (zh) | 一种可六面散热的微流道封装结构及其制作方法 | |
CN103748675A (zh) | 堆叠模块以及所用中介层 | |
CN109545757A (zh) | 芯片的封装结构以及封装方法 | |
CN107801351B (zh) | 蒸发器及其制作方法 | |
WO2022241846A1 (zh) | 一种包括嵌入歧管式微流道的引线键合结构及其制备方法 | |
US20050224212A1 (en) | Diffusion bonded wire mesh heat sink | |
TWI635248B (zh) | 蒸發器及其製作方法 | |
JP2007012955A (ja) | 受熱器、電子機器および投射型表示装置 | |
TW201910715A (zh) | 散熱板及其製造方法 | |
JP7338770B2 (ja) | ベーパーチャンバ、電子機器、ベーパーチャンバ用シート、並びに、ベーパーチャンバシート及びベーパーチャンバの製造方法 | |
JP2007324212A (ja) | マイクロチャネル内蔵モジュールおよびモジュール集合体 | |
CN205265035U (zh) | 一种宏通道液体制冷器及其组合 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20140423 |