CN103647539B - 开关装置及具有该开关装置的多通道耦合选择器 - Google Patents

Abstract

本发明公开了一种开关装置，应用于CMOS器件中，包括：第一级开关；与所述第一级开关连接的第二级开关，所述第二级开关包括传输管和与所述传输管连接的双开关结构，所述双开关结构用于控制所述传输管导通或者截止；与所述第二级开关连接的第三级开关；以及，分别与所述第一级开关、所述第二级开关和所述第三级开关连接的CLK/CLKB时钟。本发明还公开了一种多通道耦合选择器，包括N个信号选择通道，所述信号选择通道包括：一与门；与所述与门的输出端连接的反相器和如权利要求1‑11所述的开关装置。本发明可以以较小的代价，实现较好的信号传输控制；同时可以有效抗多通道耦合选择器的级间信号串扰和噪声信号的干扰。

Description

开关装置及具有该开关装置的多通道耦合选择器

技术领域

本发明涉及集成电路设计技术领域，尤其涉及一种开关装置及具有该开关装置的多通道耦合选择器。

背景技术

现有的传统CMOS传输门开关是将n沟道MOSFET（M1’）与p沟道MOSFET（M2’）并联，如图1所示，可使信号在两个方向上同等顺畅地通过。n沟道与p沟道器件之间承载信号电流的多少由输入与输出电压比决定。由于开关对电流流向不存在选择问题，因而也没有严格的输入端与输出端之分。在CLK时钟信号为高电平（CLKB时钟信号为低电平）的时候，M1’、M2’导通，VOUT=VIN。反之，M1’、M2’截至，等效为大电阻。

若在选择器中使用此开关，则输入信号直接输入到CMOS器件的内部电路，极可能损坏电路器件。周围的噪声也会随着开关导通时输出。此外，此结构应用于选择器时，不能避免不同通道之间信号的串扰。当系统中某一个通道有信号时，会对系统中的其它通道产生干扰信号。而且这些干扰不同于噪声，其积分值不为零。如果这些干扰信号叠加在其它通道信号上，信号的形状会发生变化，引入测量误差。

中国专利（公开号：CN103201954A）公开了一种用于在至少四个状态之间切换的双极双通开关（100）。该开关包含诸如N沟道金属氧化物半导体晶体管的四个晶体管（120、124、128、132），使得在每个状态，至多一个晶体管处于“导通”状态，且其他晶体管处于“截止”状态。每个晶体管（120、124、128、132）具有其自己的控制电路，该控制电路向晶体管的漏极提供零或负电压，向晶体管的源极提供正电压，且向晶体管的栅极提供交流电压。开关（100）可以针对设备片上使用。这种设备可以包括基站或无绳电话的手持机。

中国专利（公开号：CN103178822A）公开了一种可有效减少MOS管体效应的开关电路。包括开关单元（1）以及控制单元（2）；电路导通时，通过控制单元（2）中的电压跟随模块控制开关单元（1）中MOS管的衬底电压跟随漏极电压的变化，减少MOS管体效应，减小导通电阻。在电路关断时，通过把PMOS管的衬底电压上拉到高电平，同时下拉NMOS管的衬底电压，可以增加关断电阻，提高开关的隔离性能。

上述两个专利均为解决开关在导通时对CMOS器件的内部器件损坏的问题，也没有解决将开关应用于选择器时带来的噪声和串扰等干扰问题。

发明内容

针对上述存在的问题，本发明公开一种开关装置及具有该开关装置的多通道耦合选择器，以克服现有技术中开关在导通时对CMOS器件的内部器件损坏的问题，以及将开关应用于选择器时带来的噪声和串扰等干扰问题。

为了实现上述目的，本发明采用如下技术方案：

一种开关装置，应用于CMOS器件中，其中，包括：

第一级开关，所述第一级开关的输入端接入一输入信号；

与所述第一级开关连接的第二级开关，所述第二级开关包括传输管和与所述传输管连接的双开关结构，所述双开关结构用于控制所述传输管导通或者截止，所述输入信号由导通的传输管传输或者由截止的传输管隔离；

与所述第二级开关连接的第三级开关，所述第三级开关将接收到的由导通的传输管传输的所述输入信号输出；以及，

分别与所述第一级开关、所述第二级开关和所述第三级开关连接的CLK/CLKB时钟，所述CLK/CLKB时钟用于传输CLK时钟信号和CLKB时钟信号。

上述的开关装置，其中，所述第一级开关包括并联的第一晶体管M1和第二晶体管M2，所述第一晶体管M1和所述第二晶体管M2的漏极相连作为所述第一级开关的输入端，所述第一晶体管M1和所述第二晶体管M2的源极相连作为所述第一级开关的输出端，所述第一晶体管M1和所述第二晶体管M2的栅极均连接所述CLK/CLKB时钟。

上述的开关装置，其中，所述第一晶体管M1采用工作电压为2.5V的PMOS管，所述第二晶体管M2采用工作电压为2.5V的NMOS管，所述第一晶体管M1和所述第二晶体管M2并联形成用于静电保护所述CMOS器件内部器件的静电阻抗器ESD。

上述的开关装置，其中，所述传输管包括并联的第三晶体管M3和第四晶体管M4，所述第三晶体管M3的漏极和所述第四晶体管M4的源极相连作为所述第二级开关的输入端，所述第三晶体管M3的源极和所述第四晶体管M4的漏极相连作为所述第二级开关的输出端。

上述的开关装置，其中，所述双开关结构包括与所述第三晶体管M3连接的第五晶体管M5、第十晶体管M10，与所述第四晶体管M4连接的第六晶体管M6、第十一晶体管M11；

所述第五晶体管M5的漏极连接所述第三晶体管M3的漏极，所述第五晶体管M5的源极和所述第十晶体管M10的漏极均连接所述第三晶体管M3的栅极，所述第五晶体管M5的栅极和所述第十晶体管M10的栅极、源极均连接所述CLK/CLKB时钟；

所述第六晶体管M6的漏极连接所述第四晶体管M4的漏极，所述第六晶体管M6的源极和所述第十一晶体管M11的漏极均连接所述第四晶体管M4的栅极，所述第六晶体管M6的栅极和所述第十一晶体管M11的栅极、源极均连接所述CLK/CLKB时钟；

在所述CLK/CLKB时钟传输的CLK时钟信号为高电平、CLKB时钟信号为低电平时，所述第十晶体管M10和所述第十一晶体管M11均导通，所述第五晶体管M5和所述第六晶体管M6均截止，所述第三晶体管M3和所述第四晶体管M4均导通，所述输入信号由导通的第三晶体管M3和第四晶体管M4传输；

在所述CLK/CLKB时钟传输的CLK时钟信号为低电平、CLKB时钟信号为高电平时，所述第十晶体管M10和所述第十一晶体管M11均截止，所述第五晶体管M5和所述第六晶体管M6均导通，所述第三晶体管M3和所述第四晶体管M4均截止，所述输入信号由截止的第三晶体管M3和第四晶体管M4隔离。

上述的开关装置，其中，所述第三晶体管M3、第六晶体管M6和第十晶体管M10均为PMOS管，所述第四晶体管M4、第五晶体管M5和第十一晶体管M11均为NMOS管。

上述的开关装置，其中，所述第三级开关包括并联的第七晶体管M7和第八晶体管M8，所述第七晶体管M7和所述第八晶体管M8的源极相连作为所述第三级开关的输入端，所述第七晶体管M7和所述第八晶体管M8的漏极相连作为所述第三级开关的输出端，所述第七晶体管M7和所述第八晶体管M8的栅极均连接所述CLK/CLKB时钟。

上述的开关装置，其中，所述第七晶体管M7为PMOS管，所述第八晶体管M8为NMOS管。

上述的开关装置，其中，还包括设置于所述第二级开关和所述第三级开关之间的用于去除级间噪声的滤噪器。

上述的开关装置，其中，所述滤噪器包括第九晶体管M9，所述第九晶体管M9的漏极连接在所述第二级开关和所述第三级开关之间，所述第九晶体管M9的源极接地，所述第九晶体管M9的栅极连接所述CLK/CLKB时钟。

上述的开关装置，其中，所述第九晶体管M9为NMOS晶体管。

一种多通道耦合选择器，其中，包括N个信号选择通道，其中，N为自然数；所述信号选择通道包括：

一与门；

与所述与门的输出端连接的反相器和如权利要求1-11所述的开关装置；

其中，所述与门的输出端分两路，一路连接所述开关装置的CLK/CLKB时钟，用于控制CLK时钟信号，另一路连接反相器后连接所述开关装置的CLK/CLKB时钟，用于控制CLKB时钟信号。

本发明具有如下优点或者有益效果：

1、本发明的开关装置采用三级开关控制，其工作状态由两个阶段构成，一是由时钟信号控制的信号无损失传输阶段，二是等效二极管反接的高阻连接状态，并且进行去噪声干扰，可以以较小的代价，实现较好的信号传输控制，同时对CMOS器件内部器件进行静电保护，有效保证CMOS器件内部器件无损坏。

2、本发明的多通道耦合选择器，具有上述的开关装置，可以有效抗多通道的级间信号串扰和噪声信号的干扰。

具体附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本发明的主旨。

图1是现有技术中传统开关的结构示意图；

图2是本发明第一实施方式的结构示意图；

图3是本发明第二实施方式的电路图；

图4是本发明第二实施方式中第二级开关的等效电路图；

图5是图4中第二级开关导通时的等效电路图；

图6是图4中第二级开关截止时的等效电路图；

图7是本发明第三实施方式的电路图。

具体实施方式

下面结合附图和具体的实施例对本发明作进一步的说明，但是不作为本发明的限定。

本发明第一实施方式涉及一种开关装置，应用于CMOS器件中，参见图2，包括：

第一级开关，所述第一级开关的输入端接入一输入信号VIN，该输入信号VIN与CMOS器件的外部芯片相连。

与所述第一级开关连接的第二级开关，所述第二级开关包括传输管和与所述传输管连接的双开关结构，所述双开关结构用于控制所述传输管导通或者截止，该传输管截止时形成反接的二极管等效结构，即传输管作为高阻连接，起到隔离信号的作用，所述输入信号VIN由导通的传输管传输或者由截止的传输管隔离。

与所述第二级开关连接的第三级开关，所述第三级开关将接收到的由导通的传输管传输的所述输入信号VIN输出，第三级开关的输出端连接CMOS器件的内部器件，因此，输出信号VOUT全部传输到CMOS器件的内部器件。

分别与所述第一级开关、所述第二级开关和所述第三级开关连接的CLK/CLKB时钟，所述CLK/CLKB时钟用于传输CLK时钟信号和CLKB时钟信号。

设置于所述第二级开关和所述第三级开关之间的用于去除级间噪声的滤噪器。

本实施方式的开关装置的工作状态由两个阶段组成：

在CLK/CLKB时钟传输的CLK时钟信号为高电平（即CLK=1）、CLKB时钟信号为低电平（即CLKB=0）时，第一级开关导通，输入信号VIN由第一级开关传输到第二级开关，第二级开关的双开关结构控制传输管导通，输入信号VIN由导通的传输管传输到第三级开关，第三级开关导通，其为主体传输门，将接收到的输入信号VIN全部输出到CMOS器件的内部器件，输出信号VOUT等于输入信号VIN，即实现了信号无损失的传输阶段。

在CLK/CLKB时钟传输的CLK时钟信号为低电平（即CLK=0）、CLKB时钟信号为高电平（即CLKB=1）时，第一级开关截止，即第一级开关等效为大电阻，隔离输入信号VIN和噪声，输入信号VIN和噪声信号均只有一部分由第一级开关传输到第二级开关，第二级开关的双开关结构控制传输管截止，传输管形成反接的二极管等效结构，产生高阻，因此，第二级开关进一步隔离输入信号VIN和噪声信号，还剩余一小部分输入信号VIN和噪声信号由第二级开关传出，在经过滤噪器时，滤噪器导通，直接将噪声信号接地，因而只有一小部分输入信号VIN进入第三级开关，而第三级开关截止，即第三级开关等效为大电阻，基本上完全隔离了最后一小部分输入信号VIN，因此无输出信号VOUT到CMOS器件的内部器件中，即实现了等效二极管反接的高阻连接状态，并且进行去噪声干扰阶段。

本发明第二实施方式涉及一种开关装置，本实施方式在第一实施方式的基础上，实现了第一实施方式中三级开关的具体电路分布，如图3所示：

所述第一级开关包括并联的第一晶体管M1和第二晶体管M2，所述第一晶体管M1和所述第二晶体管M2的漏极相连作为所述第一级开关的输入端，所述第一晶体管M1和所述第二晶体管M2的源极相连作为所述第一级开关的输出端，所述第一晶体管M1和所述第二晶体管M2的栅极均连接所述CLK/CLKB时钟。其中，所述第一晶体管M1采用工作电压为2.5V的PMOS管，所述第二晶体管M2采用工作电压为2.5V的NMOS管，所述CLK/CLKB时钟的CLKB时钟信号连接第一晶体管M1的栅极，CLK/CLKB时钟的CLK时钟信号连接第二晶体管M2的栅极，第一晶体管M1和所述第二晶体管M2均遵循ESD（Electro-Static Discharge，静电释放或静电阻抗器）保护规则，由于输入信号VIN与CMOS器件的外部芯片相连，所述第一晶体管M1和所述第二晶体管M2并联形成的静电阻抗器ESD，用于对所述CMOS器件的内部器件的静电保护。

在第二级开关中，所述传输管包括并联的第三晶体管M3和第四晶体管M4，所述第三晶体管M3的漏极和所述第四晶体管M4的源极相连作为所述第二级开关的输入端，所述第三晶体管M3的源极和所述第四晶体管M4的漏极相连作为所述第二级开关的输出端。所述双开关结构包括与所述第三晶体管M3连接的第五晶体管M5、第十晶体管M10，与所述第四晶体管M4连接的第六晶体管M6、第十一晶体管M11，第五晶体管M5、第十晶体管M10即为控制第三晶体管M3导通或者截止的第一对双开关，且第五晶体管M5、第十晶体管M10不同时开启，第六晶体管M6、第十一晶体管M11即为控制第四晶体管M4导通或者截止的第二对双开关，且第六晶体管M6、第十一晶体管M11不同时开启，其中，第一对双开关和第二队双开关为对称结构；所述第五晶体管M5的漏极连接所述第三晶体管M3的漏极，所述第五晶体管M5的源极和所述第十晶体管M10的漏极均连接所述第三晶体管M3的栅极，所述第五晶体管M5的栅极和所述第十晶体管M10的栅极、源极均连接所述CLK/CLKB时钟；所述第六晶体管M6的漏极连接所述第四晶体管M4的漏极，所述第六晶体管M6的源极和所述第十一晶体管M11的漏极均连接所述第四晶体管M4的栅极，所述第六晶体管M6的栅极和所述第十一晶体管M11的栅极、源极均连接所述CLK/CLKB时钟；在所述CLK/CLKB时钟传输的CLK时钟信号为高电平、CLKB时钟信号为低电平时，所述第十晶体管M10和所述第十一晶体管M11均导通，所述第五晶体管M5和所述第六晶体管M6均截止，所述第三晶体管M3和所述第四晶体管M4均导通，所述输入信号由导通的第三晶体管M3和第四晶体管M4传输；在所述CLK/CLKB时钟传输的CLK时钟信号为低电平、CLKB时钟信号为高电平时，所述第十晶体管M10和所述第十一晶体管M11均截止，所述第五晶体管M5和所述第六晶体管M6均导通，所述第三晶体管M3和所述第四晶体管M4均截止，所述输入信号由截止的第三晶体管M3和第四晶体管M4隔离。其中，所述第三晶体管M3、第六晶体管M6和第十晶体管M10均为PMOS管，所述第四晶体管M4、第五晶体管M5和第十一晶体管M11均为NMOS管，第五晶体管M5的栅极和第十晶体管M10的栅极、源极均连接所述CLK/CLKB时钟的CLKB时钟信号，第六晶体管M6的栅极和第十一晶体管M11的栅极、漏极均连接所述CLK/CLKB时钟的CLK时钟信号。

在第二级开关的6个晶体管中，第三晶体管M3、第四晶体管M4为传输管，其余管子实现由栅压（栅极电压）控制的开关功能，其等效电路图如图4所示。

在CLK=0、CLKB=1时，第二级开关的等效电路图如图5所示，第十晶体管M10形成截止的反接二极管，第三晶体管M3截止，输入信号不能传输。NMOS管的第五晶体管M5导通，将第三晶体管M3的栅极和漏极相连，使第三晶体管M3、第五晶体管M5一起等效形成反接的二极管，产生高阻，进一步隔离外界输入信号和噪声信号。同理，第十一晶体管M11形成截止的反接二极管，第四晶体管M4截止，输入信号不能传输。PMOS管的第六晶体管M6导通，将第四晶体管M4的栅极和漏极相连，使第四晶体管M4、第六晶体管M6一起等效形成反接的二极管，产生高阻，进一步隔离外界输入信号和噪声信号。

在CLK=1、CLKB=0时，第二级开关的等效电路图如图6所示，对于第三晶体管M3和第一对双开关，第十晶体管M10导通，CLKB时钟信号直接连接到第三晶体管M3的栅极，第三晶体管M3导通，使输入信号VIN正常传输。此时，NMOS管的第五晶体管M5由于栅压CLKB为低，第五晶体管M5截止，等效开关断开。同理，对于第四晶体管M4和第二队双开关，第十一晶体管M11导通，CLK时钟信号直接连接到第四晶体管M4的栅极，第四晶体管M4导通，使输入信号VIN正常传输。此时，PMOS管的第六晶体管M6由于栅压CLK为高，第六晶体管M6截止，等效开关断开。

所述第三级开关包括并联的第七晶体管M7和第八晶体管M8，所述第七晶体管M7和所述第八晶体管M8的源极相连作为所述第三级开关的输入端，所述第七晶体管M7和所述第八晶体管M8的漏极相连作为所述第三级开关的输出端，所述第七晶体管M7和所述第八晶体管M8的栅极均连接所述CLK/CLKB时钟。其中，所述第七晶体管M7为PMOS管，所述第八晶体管M8为NMOS管，所述CLK/CLKB时钟的CLKB时钟信号连接第七晶体管M7的栅极，所述CLK/CLKB时钟的CLKB时钟信号连接第八晶体管M8的栅极。在CLK=1，CLKB=0时，第七晶体管M7和第八晶体管M8，输出信号VOUT=输入信号VIN。反之，则截止，等效为大电阻。

所述滤噪器包括第九晶体管M9，所述第九晶体管M9的漏极连接在所述第二级开关和所述第三级开关之间，所述第九晶体管M9的源极接地，所述第九晶体管M9的栅极连接所述CLK/CLKB时钟；所述第九晶体管M9为NMOS晶体管，CLK/CLKB时钟传输的CLKB时钟信号连接第九晶体管M9的栅极。在所述CLK/CLKB时钟传输的CLK时钟信号为低电平、CLKB时钟信号为高电平时，不传输信号，所述第九晶体管M9导通，形成一个由CLKB时钟信号控制的接地开关，使得噪声信号接地，电位拉至0V；在信号传输时第九晶体管M9关闭，不影响信号。

当然，对于本实施方式的三级开关中的晶体管（第九晶体管M9除外）来说，具体是PMOS管还是NMOS管，都是可以选择的，只需要保证由CLK时钟信号控制NMOS管的栅压，同时由CLKB时钟信号控制PMOS管的栅压即可。

本发明第三实施例涉及一种多通道耦合选择器，如图7所示，包括N个信号选择通道，其中，N为自然数，在本实施方式中，N=8，即本实施方式包括8个信号选择通道，每个信号选择通道包括：具有三个输入端与门，与与门的输出端连接的反相器和上述两个实施方式中的开关装置；其中，所述与门的输出端分两路，一路连接所述开关装置的CLK/CLKB时钟，用于控制CLK时钟信号，另一路连接反相器后连接所述开关装置的CLK/CLKB时钟，用于控制CLKB时钟信号。

8个信号选择通道，即包括8个与门，每个与门具有三个输入端，即这些与门的输入端共有8组信号，即SEL<2:0>包括8组输入值：000、001、010、011、100、101、110、111。

对于与门的三个输入端，只有当三个输入端的输入值均为1时，其输出端的输出值才为1，其输出端的一路通过反相器反相为0后连接到开关装置的CLK/CLKB时钟，控制CLKB时钟信号为0（低电平），其输出端的另一路直接连接到开关装置的CLK/CLKB时钟，控制CLK时钟信号为1（高电平），此时，开关装置中的三级开关均导通，正常传输输入信号VIN。反之，对于其他输入值的与门，通过逻辑运算后输出值均得到相同的两路反相的时钟信号，即CLK=0、CLKB=1，此时，开关装置中的三级开关均截止，隔离输入信号VIN，同时隔离每个信号选择通道间的级间串扰信号和噪声信号等干扰信号。

在本实施方式中，选择一个与门，即选择信号SEL<2:0>，经过逻辑运算后，与门的输出端通过反相器形成两路反相的CLK时钟信号、CLKB时钟信号，用于开关装置的控制，开关装置的三级开关由相应的CLK、CLKB时钟信号来控制导通和截止，从而完成从8个信号选择通道中选择一个通道进行输入信号的传输，即完成输入信号VIN<7:0>的选择和传输。

由于具有上述实施方式中的开关装置，本实施方式的多通道耦合选择器可以有效抗多通道的级间信号串扰和噪声信号的干扰。

本领域技术人员应该理解，本领域技术人员在结合现有技术以及上述实施例可以实现所述变化例，这样的变化例并不影响本发明的实质内容，在此不予赘述。

以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种开关装置，应用于CMOS器件中，其特征在于，包括：

第一级开关，所述第一级开关的输入端接入一输入信号；

与所述第一级开关连接的第二级开关，所述第二级开关包括传输管和与所述传输管连接的双开关结构，所述双开关结构用于控制所述传输管导通或者截止，所述输入信号由导通的传输管传输或者由截止的传输管隔离；

与所述第二级开关连接的第三级开关，所述第三级开关将接收到的由导通的传输管传输的所述输入信号输出；

分别与所述第一级开关、所述第二级开关和所述第三级开关连接的CLK/CLKB时钟，所述CLK/CLKB时钟用于传输CLK时钟信号和CLKB时钟信号；

所述传输管包括并联的第三晶体管M3和第四晶体管M4，所述第三晶体管M3的漏极和所述第四晶体管M4的源极相连作为所述第二级开关的输入端，所述第三晶体管M3的源极和所述第四晶体管M4的漏极相连作为所述第二级开关的输出端；

所述双开关结构包括与所述第三晶体管M3连接的第五晶体管M5、第十晶体管M10，与所述第四晶体管M4连接的第六晶体管M6、第十一晶体管M11；

所述第五晶体管M5的漏极连接所述第三晶体管M3的漏极，所述第五晶体管M5的源极和所述第十晶体管M10的漏极均连接所述第三晶体管M3的栅极，所述第五晶体管M5的栅极和所述第十晶体管M10的栅极、源极均连接所述CLK/CLKB时钟；

所述第六晶体管M6的漏极连接所述第四晶体管M4的漏极，所述第六晶体管M6的源极和所述第十一晶体管M11的漏极均连接所述第四晶体管M4的栅极，所述第六晶体管M6的栅极和所述第十一晶体管M11的栅极、源极均连接所述CLK/CLKB时钟；

在所述CLK/CLKB时钟传输的CLK时钟信号为高电平、CLKB时钟信号为低电平时，所述第十晶体管M10和所述第十一晶体管M11均导通，所述第五晶体管M5和所述第六晶体管M6均截止，所述第三晶体管M3和所述第四晶体管M4均导通，所述输入信号由导通的第三晶体管M3和第四晶体管M4传输；

在所述CLK/CLKB时钟传输的CLK时钟信号为低电平、CLKB时钟信号为高电平时，所述第十晶体管M10和所述第十一晶体管M11均截止，所述第五晶体管M5和所述第六晶体管M6均导通，所述第三晶体管M3和所述第四晶体管M4均截止，所述输入信号由截止的第三晶体管M3和第四晶体管M4隔离。

2.如权利要求1所述的开关装置，其特征在于，所述第一级开关包括并联的第一晶体管M1和第二晶体管M2，所述第一晶体管M1和所述第二晶体管M2的漏极相连作为所述第一级开关的输入端，所述第一晶体管M1和所述第二晶体管M2的源极相连作为所述第一级开关的输出端，所述第一晶体管M1和所述第二晶体管M2的栅极均连接所述CLK/CLKB时钟。

3.如权利要求2所述的开关装置，其特征在于，所述第一晶体管M1采用工作电压为2.5V的PMOS管，所述第二晶体管M2采用工作电压为2.5V的NMOS管，所述第一晶体管M1和所述第二晶体管M2并联形成用于静电保护所述CMOS器件内部器件的静电阻抗器ESD。

4.如权利要求1所述的开关装置，其特征在于，所述第三晶体管M3、第六晶体管M6和第十晶体管M10均为PMOS管，所述第四晶体管M4、第五晶体管M5和第十一晶体管M11均为NMOS管。

5.如权利要求1所述的开关装置，其特征在于，所述第三级开关包括并联的第七晶体管M7和第八晶体管M8，所述第七晶体管M7和所述第八晶体管M8的源极相连作为所述第三级开关的输入端，所述第七晶体管M7和所述第八晶体管M8的漏极相连作为所述第三级开关的输出端，所述第七晶体管M7和所述第八晶体管M8的栅极均连接所述CLK/CLKB时钟。

6.如权利要求5所述的开关装置，其特征在于，所述第七晶体管M7为PMOS管，所述第八晶体管M8为NMOS管。

7.如权利要求1所述的开关装置，其特征在于，还包括设置于所述第二级开关和所述第三级开关之间的用于去除级间噪声的滤噪器。

8.如权利要求7所述的开关装置，其特征在于，所述滤噪器包括第九晶体管M9，所述第九晶体管M9的漏极连接在所述第二级开关和所述第三级开关之间，所述第九晶体管M9的源极接地，所述第九晶体管M9的栅极连接所述CLK/CLKB时钟。

9.如权利要求8所述的开关装置，其特征在于，所述第九晶体管M9为NMOS晶体管。

10.一种多通道耦合选择器，其特征在于，包括N个信号选择通道，其中，N为自然数；所述信号选择通道包括：

一与门；

与所述与门的输出端连接的反相器和如权利要求1-9任意一项所述的开关装置；

其中，所述与门的输出端分两路，一路连接所述开关装置的CLK/CLKB时钟，用于控制CLK时钟信号，另一路连接反相器后连接所述开关装置的CLK/CLKB时钟，用于控制CLKB时钟信号。