CN103594429B - 半导体封装结构及其散热件 - Google Patents

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Abstract

一种半导体封装结构及其散热件,该半导体封装结构包括承载件上设有半导体组件与散热件,以令该散热件与该承载件之间形成容置空间,使该半导体组件位于该容置空间中,该散热件具有引信道,且该引信道具有连通该容置空间的穿孔与凹陷结构,该凹陷结构连结该穿孔的孔壁,借以当封装胶体形成于该容置空间与该凹陷结构中以包覆该半导体组件时,能防止于该穿孔周围发生溢胶,并且可提高效率散热。

Description

半导体封装结构及其散热件
技术领域
本发明涉及一种半导体封装结构,尤指一种具散热件的半导体封装结构及其散热件。
背景技术
在现行的半导体封装结构的散热技术中,常于结构外侧设置散热件,以借由该散热件与空气接触而作为散热途径,如图1所示的半导体封装结构1,其具有一封装基板10、设于该封装基板10上的一半导体组件11、设于该封装基板10上以覆盖该半导体组件11的散热件12、以及包覆该半导体组件11及散热件12侧部的封装胶体13。其中,该散热件12具有一中央直通孔120,以令该封装胶体13经由该中央直通孔120填入该散热件12内侧以包覆该半导体组件11。
然而,现有半导体封装结构1的制法中,该封装胶体13包覆该散热件12侧部,致使该散热件12的部分面积无法与空气接触,导致散热效果差。
此外,借由该中央直通孔120作为灌胶途径,容易发生溢胶的问题。
图2A至图2B为现有半导体封装结构2的制法的剖视示意图。如图2A所示,设置一半导体组件21于一导线架20上,再设置一散热件22于该导线架20上以覆盖该半导体组件21;接着,设置一模具24以包覆该导线架20与散热件22。
其中,该散热件22具有一中央直通孔220及位于周围的下尖孔221,该中央直通孔220与该模具24的灌胶道243结合成一漏斗状,以利于该封装胶体23经由该中央直通孔220填入该散热件22内侧以包覆该半导体组件21,而能均匀且快速地完成灌胶,并借由该下尖孔221可于灌胶时减轻模内压力。此外,该模具24具有三个模件240,241,242,且各该模件240,241,242之间需有间隙,以排出该封装胶体23中的气体。
如图2B所示,形成封装胶体23以包覆该半导体组件21之后,再移除该模具24。因该封装胶体23完全封在该散热件22内,使该散热件22外侧能完全与空气接触,因而能有效散热。
然而,现有半导体封装结构2的制法中,因各该模件240,241,242之间具有间隙,致使当进行灌胶时,会于各该模件240,241,242之间的界面处发生溢胶的问题,所以于脱模后,该半导体封装结构2的表面处会有残胶K。
图3A至图3B为现有半导体封装结构3的示意图。该半导体封装结构3具有一封装基板30、设于该封装基板30上的一半导体组件31、设于该封装基板30上以覆盖该半导体组件31的散热件32、以及包覆该半导体组件31及散热件32侧部的封装胶体33。
其中,该散热件32的中央具有一碗型孔330,以令该封装胶体33经由该碗型孔330填入该散热件32内侧以包覆该半导体组件31,且该散热件32的四个角落具有通孔331,当封装时,该封装胶体33中的气体可由该些通孔331逸出,以避免于该封装胶体33中产生空洞(void)现象。
然而,现有半导体封装结构3的制法中,该碗型孔330的孔壁外表面320a为平整弧面,所以该封装胶体33将顺势朝该些通孔331流动,致使于该些通孔331处容易溢胶,因而造成该封装胶体33的浪费。
此外,该封装胶体33包覆该散热件32侧部,致使无法完全排除空洞(void)现象,以致于无法有效散热。
图4A至图4B为现有半导体封装结构4的制法的剖视示意图。如图4A所示,设置一半导体组件41于一封装基板40上,再设置一散热件42于该封装基板40上以覆盖该半导体组件41,且该散热件42具有一中央上尖孔421。接着,设置一模具44以包覆该封装基板40与散热件42,使封装胶体43由侧面填入该散热件42内。
如图4B所示,该封装胶体43包覆该半导体组件41。当进行侧面灌胶模压工艺时,可借由该中央上尖孔421将该封装胶体43中的空气排出,并可防止爆米花效应(popcorneffect)及改进封装结构可靠性。
然而,现有半导体封装结构4的制法中,借由侧面灌胶的方式,其灌胶效率不好,且因该中央上尖孔421的设计导致模内压力不均匀,并容易于该中央上尖孔421处发生溢胶的问题。
因此,如何克服上述现有技术的种种问题,实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的种种缺陷,本发明的主要目的在于提供一种半导体封装结构及其散热件,能防止于该穿孔周围发生溢胶,并且可提高效率散热。
本发明的散热件,其包括:本体,其具有引信道、相对的第一表面与第二表面,该引信道具有穿孔与凹陷结构,该穿孔具有孔壁、与该第一表面同侧的第一孔端、及与该第二表面同侧的第二孔端,且该穿孔令该第一与第二表面相互连通,并且该凹陷结构连结该穿孔的孔壁周围;以及支撑部,其设于该本体上并向外延伸。
本发明还提供一种半导体封装结构,其包括:承载件;半导体组件,其设置并电性连接于该承载件上;如前述的散热件,其以其支撑部设于该承载件上,以令该散热件与该承载件之间形成容置空间,使该半导体组件位于该容置空间中,且该穿孔与该凹陷结构连通该容置空间,又该本体的第一表面与该穿孔的第一孔端远离该承载件,而该本体的第二表面与该穿孔的第二孔端靠近该承载件;以及封装胶体,形成于该容置空间与该凹陷结构中,以包覆该半导体组件。
前述的散热件及半导体封装结构中,该支撑部具有脚端,以置于一承载面(或承载件)上。
前述的散热件及半导体封装结构中,该第一孔端的孔径大于该第二孔端的孔径。
前述的散热件及半导体封装结构中,该穿孔的第一孔端凸伸于该本体的第一表面,而该凹陷结构具有连通该本体第二表面的开口,且该开口底部连结该穿孔的第一孔端周围。
前述的散热件及半导体封装结构中,该凹陷结构与该穿孔的孔壁为一体,且该凹陷结构与该穿孔的孔壁为阶梯状、曲折面状或曲面状。
另外,前述的散热件及半导体封装结构中,该穿孔的第一孔端与第二孔端分别凸伸于该第一表面与该第二表面,该凹陷结构的一部分具有连通该第二表面的开口,且该开口底部连结该穿孔的第一孔端周围,而另一部分与该穿孔的孔壁为一体,且该凹陷结构与该穿孔的孔壁为阶梯状、曲折面状或曲面状。
由上可知,本发明的半导体封装结构及其散热件,借由该散热件的引信道的设计,令该凹陷结构作为缓冲胶体流动的设计,以抑制溢胶,而避免于该穿孔处发生溢胶问题。
附图说明
图1为现有半导体封装结构的剖视示意图;
图2A至图2B为现有半导体封装结构的制法的剖视示意图;
图3A为现有半导体封装结构的剖视示意图;其中,图3B为图3A的散热件的立体图;
图4A至图4B为现有半导体封装结构的制法的剖视示意图;
图5A至图5B为本发明的半导体封装结构的第一实施例的制法的剖视示意图;
图5C为本发明的半导体封装结构的第一实施例的另一实施例的散热件的上视示意图;
图5D为本发明的半导体封装结构的第一实施例的另一实施例第5C图的剖视示意图;
图6为本发明的半导体封装结构的第二实施例的剖视示意图;
图7为本发明的半导体封装结构的第三实施例的剖视示意图;以及
图8A至图8C为本发明的散热件的不同实施例的剖视示意图。
主要组件符号说明
1,2,3,4,5,6,7 半导体封装结构
10,30,40 封装基板
11,21,31,41,51 半导体组件
12,22,32,42,52,52’,62,72 散热件
120,220 中央直通孔
13,23,33,43,53 封装胶体
20 导线架
221 下尖孔
24,44 模具
240,241,242 模件
243 灌胶道
330 碗型孔
330a 孔壁外表面
331 通孔
421 中央上尖孔
50 承载件
510 焊线
52a,52a’,62a,72a,80 本体
52b,62b,72b,81 支撑部
52c,62c,72c,82,82’,82” 引信道
520,620,720 穿孔
520a,620a,720a 第一孔端
520b,620b,720b 第二孔端
520c,620c,720c 孔壁
521,621,721 凹陷结构
521a,721a,821a 开口
521b,721b,821b 底部
522 凸起部
523,813 脚端
721’,821c 阶梯状
8,8’,8” 散热件
80a 第一表面
80b 第二表面
820,820’,820” 穿孔
820a,820a’,820a” 第一孔端
820b,820b’,820b” 第二孔端
820c,820c’,820c” 孔壁
821,821’,821” 凹陷结构
h1,h2,L1,L2 高度
d,t 孔径
K 残胶
S 容置空间
x 深度。
具体实施方式
以下借由特定的具体实施例说明本发明的实施方式,本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
须知,本说明书所附图式所绘示的结构、比例、大小等,均仅用以配合说明书所揭示的内容,以供本领域技术人员的了解与阅读,并非用以限定本发明可实施的限定条件,所以不具技术上的实质意义,任何结构的修饰、比例关系的改变或大小的调整,在不影响本发明所能产生的功效及所能达成的目的下,均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时,本说明书中所引用的如“上”、“下”、“第一”、“第二”及“一”等的用语,也仅为便于叙述的明了,而非用以限定本发明可实施的范围,其相对关系的改变或调整,在无实质变更技术内容下,当也视为本发明可实施的范畴。
图5A至图5B为本发明的半导体封装结构5的第一实施例的制法的剖面示意图。
如图5A所示,设置一半导体组件51于一承载件50上并电性连接该承载件50,再结合一散热件52于该承载件50上,以覆盖该半导体组件51。
所述的散热件52具有一本体52a、设于该本体52a边缘的多个支撑部52b、及设于该本体52a中央处的一引信道52c,该支撑部52b结合于该承载件50上,以令该本体52a与该承载件50之间形成一容置空间S,使该本体52a位于该半导体组件51上方。该引信道52c具有一上下贯穿的穿孔520与连结该穿孔520的孔壁520c外表面的凹陷结构521,该穿孔520与凹陷结构521均连通该容置空间S。
于本实施例中,该承载件50为封装基板、其它半导体组件或导线架,但并不限于上述,且该半导体组件51借由如焊线510或导电凸块(图略)电性连接该承载件50。该散热件52的材质可为铜、铝、合金或其它高导热材。
此外,该引信道52c为凸状体,而该穿孔520具有远离该承载件50的第一孔端520a与靠近该承载件50的第二孔端520b,且该第一孔端520a的孔径大于该第二孔端520b的孔径。
再者,该穿孔520的第一孔端520a朝相对该承载件50的方向(即朝上)凸伸,令该引信道52c凸于该本体52a表面(即朝相对该承载件50的方向凸伸),且该凹陷结构521具有朝该承载件50方向的开口521a,以令该凹陷结构521连通该容置空间S,并且该开口521a底部521b连结该穿孔520的第一孔端520a周围。
另外,该支撑部52b具有脚端523,以令该支撑部52b借由该脚端523置于该承载件50上。
于其它实施例中,该散热件52可不具有前述的支撑部52b,也就是以其它支撑结构取代该支撑部52b,只要能将该散热件52的引信道52c设于该半导体组件51上方即可。
如图5B所示,经由该穿孔520,将封装胶体53填入该容置空间S中,以包覆该半导体组件51,且该封装胶体53还形成于该凹陷结构521中。
于本发明的制法中,借由该凹陷结构521的设计以避免发生溢胶。具体地,当进行封装工艺时,因该穿孔520的孔壁520c外表面(即该第一孔端520a外表面)连结该凹陷结构521,所以该封装胶体53填充至该本体52a下表面后,该封装胶体53会流至该穿孔520中,同时也会填入该凹陷结构521中,以缓冲该封装胶体53的溢胶量。因此,该封装胶体53虽会充填于该穿孔520中,但受限于该凹陷结构521的充填空间,所以能避免于该穿孔520处发生溢胶。
此外,于本实施例中,该封装胶体53于该穿孔520中的高度h2低于该封装胶体53于该凹陷结构521的高度h1,而于其它实施例中,该高度h2可大于或等于该高度h1。另外,该封装胶体53的材质含环氧树脂。
再者,如图5C及图5D所示,于另一实施例中,该散热件52’的本体52a上具有凸起部522,且该凸起部522可形成于该本体52a的边缘(如环状)或依需求设计。于模压工艺时,借由该凸起部522止挡该封装胶体53覆盖该本体52a上侧中间,使该封装胶体53形成于该散热件52的侧面,即包覆该支撑部52b,以避免影响该本体52a的散热效果。
图6为本发明的半导体封装结构6的第二实施例的剖面示意图。本实施例与第一实施例的差异仅在于散热件的结构,其它相同工艺与结构不再赘述。
如图6所示,该引信道62c的穿孔620的第二孔端620b朝该承载件50方向(即朝下)凸伸,令该引信道62c位于该容置空间S中,且该凹陷结构621与该穿孔620的孔壁620c为一体,而该凹陷结构621与该穿孔620的孔壁620c为阶梯状。
此外,该封装胶体53经由该穿孔620填入该容置空间S与该凹陷结构621中,以包覆该半导体组件51。
再者,于另一实施例中,该凹陷结构621与该穿孔620的孔壁620c也可为曲面状或曲折面状,且所述的曲面状可为弧面或滑梯面(即底部为平面)。
于本发明的制法中,借由该引信道62c位于该容置空间S中的设计,并借由阶梯状结构(即该凹陷结构621)以增加溢胶的难度,而能有效抑制溢胶发生。
此外,于本实施例中,该封装胶体53于该穿孔620中的高度h2等于该封装胶体53于该凹陷结构621的高度h1,而于其它实施例中,该高度h2可大于或小于该高度h1。
图7为本发明的半导体封装结构7的第三实施例的剖面示意图。本实施例结合第一与第二实施例的散热件的结构,其它相同工艺与结构不再赘述。
如图7所示,该引信道72c的穿孔720的第一孔端720a与第二孔端720b分别朝该承载件50方向(即朝下)与相对该承载件50的方向(即朝上)凸伸,令该引信道72c的一端位于该容置空间S中,而另一端凸于该本体72a表面(即朝相对该承载件50的方向凸伸),且该凹陷结构721的一部分(即下部)与该穿孔720的孔壁720c为一体,并且该凹陷结构721与该穿孔720的孔壁720c为阶梯状721’、曲折面状或曲面状(图略),而另一部分(即上部)具有连通该容置空间S的开口721a,且该开口721a底部721b连结该穿孔720的第一孔端720a周围。
于本发明的制法中,借由该引信道72c的凹陷结构721(即该开口721a与阶梯状721’)的设计,可有效抑制溢胶,使灌胶效率更好、作业时间短,且不会发生溢胶问题。
此外,于本实施例中,该封装胶体53于该穿孔720中的高度h2高于该封装胶体53于该凹陷结构721的高度h1,而于其它实施例中,该高度h2可小于或等于该高度h1。
本发明还提供一种半导体封装结构5,6,7,其包括:一承载件50、设置于该承载件50上的一半导体组件51、设于该承载件50上的一散热件52,62,72、以及包覆该半导体组件51的封装胶体53。
所述的半导体组件51电性连接该承载件50。
所述的散热件52,62,72与该承载件50之间形成形成一容置空间S,使该半导体组件51位于该容置空间S中,该散热件52,62,72的本体52a,62a,72a具有一引信道52c,62c,72c,且该引信道52c,62c,72c具有连通该容置空间S的一穿孔520,620,720与凹陷结构521,621,721,该穿孔520,620,720具有孔壁520c,620c,720c、远离该承载件50的第一孔端520a,620a,720a与靠近该承载件50的第二孔端520b,620b,720b,而该凹陷结构521,621,721连结该穿孔520,620,720的孔壁520c,620c,720c外表面并连通该容置空间S。
此外,该散热件52,62,72还具有设于该本体52a,62a,72a边缘并向外延伸的支撑部52b,62b,72b,且该支撑部52b,62b,72b结合于该承载件50上,以令该本体52a,62a,72a与该承载件50之间形成该容置空间S。
再者,该第一孔端520a,620a,720a的孔径大于该第二孔端520b,620b,720b的孔径。
所述的封装胶体53形成于该容置空间S与该凹陷结构521,621,721中。
于一实施例中,该穿孔520的第一孔端520a朝相对该承载件50的方向凸伸,令该引信道52c朝相对该承载件50的方向凸伸,且该凹陷结构521具有连通该容置空间S的开口521a,该开口521a底部521b并连结该穿孔520的第一孔端520a周围。
于一实施例中,该穿孔620的第二孔端620b朝该承载件50方向凸伸,令该引信道62c位于该容置空间S中,该凹陷结构621与该穿孔620的孔壁620c为一体,且该凹陷结构621与该穿孔620的孔壁620c为阶梯状、曲折面状或曲面状。
于一实施例中,该穿孔720的第一孔端720a与第二孔端720b分别朝该承载件50方向与相对该承载件50的方向凸伸,令该引信道72c的一端位于该容置空间S中,而另一端朝相对该承载件50的方向凸伸,且该凹陷结构721的一部分与该穿孔720的孔壁720c为一体,并且该凹陷结构721与该穿孔720的孔壁720c为阶梯状721’、曲折面状或曲面状,而另一部分具有连通该容置空间S的开口721a,且该开口721a底部721b连结该穿孔720的第一孔端720a周围。
图8A至图8C为本发明的散热件8,8’,8”的不同实施例的剖视示意图。所述的散热件8,8’,8”包括:一本体80以及至少一支撑部81。
所述的本体80具有引信道82、相对的第一表面80a与第二表面80b。
所述的支撑部81设于该本体80上并向外延伸,且具有脚端813,以令该支撑部81借由该脚端813置于一承载面上。于本实施例中,该支撑部81由该本体80的第二表面80b凸伸,但该支撑部81的形成位置并无限制,只需令该本体80下方能遮盖对象(如半导体组件)即可。
所述的引信道82,82’,82”具有一穿孔820,820’,820”与一凹陷结构821,821’,821”,该穿孔820,820’,820”具有孔壁820c,820c’,820c”、与该第一表面80a同侧的第一孔端820a,820a’,820a”、及与该第二表面80b同侧的第二孔端820b,820b’,820b”,且该穿孔820,820’,820”令该第一与第二表面80a,80b相互连通,该凹陷结构821,821’,821”并连结该穿孔820,820’,820”的孔壁820c,820c’,820c”周围,又该第一孔端820a,820a’,820a”的孔径d大于该第二孔端820b,820b’,820b”的孔径t。
于一实施例中,如图8A所示,该穿孔820的第一孔端820a凸伸于该本体80的第一表面80a,令该引信道82由该第一表面80a凸伸,且该凹陷结构821具有连通该第二表面80b的开口821a,该开口821a底部821b连结该穿孔820的第一孔端820a周围。其中,该凹陷结构821的深度x对应该穿孔820的孔壁820c与该本体80之间的相对高度,例如,该本体80的高度L1大于该穿孔820的第二孔端820b的高度L2。于其它实施例中,该本体80的高度L1也可小于或等于该穿孔820的孔壁820c的底端(即该第二孔端820b)的高度L2。
于一实施例中,如图8B所示,该穿孔820’的孔壁820c’由该第二表面80b凸伸,令该引信道82’由该第二表面80b凸伸,且该凹陷结构821’与该穿孔820’的孔壁820c’为一体,且该凹陷结构821’与该穿孔820’的孔壁820c’为阶梯状、曲折面状或曲面状。
于一实施例中,如图8C所示,该穿孔820”的第一孔端820a”与第二孔端820b”分别由该第一表面80a与该第二表面80b凸伸,令该引信道82”的一端由该第一表面80a凸伸,而另一端由该第二表面80b凸伸,且该凹陷结构821”的一部分具有连通该第二表面80b的开口821a,并且该开口821a底部821b连结该穿孔820”的第一孔端820a”周围,而另一部分与该穿孔820”的孔壁820c”为一体,且该凹陷结构821”与该穿孔820”的孔壁820c”为阶梯状821c、曲折面状或曲面状。
综上所述,本发明的半导体封装结构及其散热件,主要借由形成于该散热片中央处的具有凹陷结构的似碟状引信道,以防止于该穿孔周围发生溢胶的问题。
上述实施例仅用以例示性说明本发明的原理及其功效,而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下,对上述实施例进行修改。因此本发明的权利保护范围,应如权利要求书所列。

Claims (16)

1.一种散热件,其包括:
本体,其具有相对的第一表面与第二表面、及引信道,该引信道具有穿孔与凹陷结构,该穿孔具有孔壁、与该第一表面同侧的第一孔端、及与该第二表面同侧的第二孔端,且该穿孔用于令该第一与第二表面相互连通,并且该凹陷结构连结该穿孔的孔壁周围,该凹陷结构具有连通该本体的第二表面的开口,且该开口底部连结该穿孔的第一孔端周围;以及
支撑部,其设于该本体上并向外延伸。
2.根据权利要求1所述的散热件,其特征在于,该支撑部具有脚端,以置于一承载面上。
3.根据权利要求1所述的散热件,其特征在于,该第一孔端的孔径大于该第二孔端的孔径。
4.根据权利要求1所述的散热件,其特征在于,该穿孔的第一孔端凸伸于该本体的第一表面。
5.根据权利要求1所述的散热件,其特征在于,该穿孔的第二孔端凸伸于该本体的第二表面。
6.根据权利要求5所述的散热件,其特征在于,该凹陷结构与该穿孔的孔壁为一体,且该凹陷结构与该穿孔的孔壁为阶梯状、曲折面状或曲面状。
7.根据权利要求1所述的散热件,其特征在于,该穿孔的第一孔端与第二孔端分别凸伸于该第一表面与该第二表面。
8.根据权利要求7所述的散热件,其特征在于,该凹陷结构的一部分具有连通该第二表面的开口,且该开口底部连结该穿孔的第一孔端周围,而另一部分与该穿孔的孔壁为一体,且该凹陷结构与该穿孔的孔壁为阶梯状、曲折面状或曲面状。
9.一种半导体封装结构,其包括:
承载件;
半导体组件,其设置并电性连接于该承载件上;
根据权利要求1所述的散热件,其以其支撑部设于该承载件上,以令该散热件与该承载件之间形成容置空间,使该半导体组件位于该容置空间中,且该穿孔与该凹陷结构连通该容置空间,又该本体的第一表面与该穿孔的第一孔端远离该承载件,而该本体的第二表面与该穿孔的第二孔端靠近该承载件,该凹陷结构具有连通该容置空间的开口,且该开口底部连结该穿孔的第一孔端周围;以及
封装胶体,其形成于该容置空间与该凹陷结构中,以包覆该半导体组件。
10.根据权利要求9所述的半导体封装结构,其特征在于,该支撑部具有脚端,以置于该承载件上。
11.根据权利要求9所述的半导体封装结构,其特征在于,该第一孔端的孔径大于该第二孔端的孔径。
12.根据权利要求9所述的半导体封装结构,其特征在于,该穿孔的第一孔端凸伸于该本体的第一表面。
13.根据权利要求9所述的半导体封装结构,其特征在于,该穿孔的第二孔端凸伸于该本体的第二表面。
14.根据权利要求13所述的半导体封装结构,其特征在于,该凹陷结构与该穿孔的孔壁为一体,且该凹陷结构与该穿孔的孔壁为阶梯状、曲折面状或曲面状。
15.根据权利要求9所述的半导体封装结构,其特征在于,该穿孔的第一孔端与第二孔端分别凸伸于该第一表面与该第二表面。
16.根据权利要求15所述的半导体封装结构,其特征在于,该凹陷结构的一部分与该穿孔的孔壁为一体,且该凹陷结构与该穿孔的孔壁为阶梯状、曲折面状或曲面状,而另一部分具有连通该容置空间的开口,且该开口底部连结该穿孔的第一孔端周围。
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Publication number Priority date Publication date Assignee Title
CN106257652B (zh) * 2015-06-16 2020-03-27 台达电子企业管理(上海)有限公司 封装模块及封装方法
TWI695466B (zh) * 2019-05-31 2020-06-01 矽品精密工業股份有限公司 電子封裝件及其製法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1153287C (zh) * 2001-03-09 2004-06-09 矽品精密工业股份有限公司 具有内嵌式散热块的半导体封装件
CN1291466C (zh) * 2001-12-27 2006-12-20 威宇科技测试封装有限公司 一种具有散热片的半导体封装方法
TWI231982B (en) * 2004-04-22 2005-05-01 Advanced Semiconductor Eng Semiconductor package with runners on heat slug
US7361531B2 (en) * 2005-11-01 2008-04-22 Allegro Microsystems, Inc. Methods and apparatus for Flip-Chip-On-Lead semiconductor package
US20070200225A1 (en) * 2006-02-28 2007-08-30 Ruzaini Ibrahim Heat sink for semiconductor package
JP2008135688A (ja) * 2006-10-30 2008-06-12 Matsushita Electric Ind Co Ltd 半導体装置および半導体装置の製造方法

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