CN103579110A - 一种半导体器件的制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件的制造方法，包括以下步骤：提供包括NMOS区和PMOS区的半导体衬底，所述NMOS区和PMOS区上形成有具有侧壁结构的栅极结构；依次形成一具有拉应力的应力层和一厚氧化物层，以覆盖所述NMOS区和PMOS区；去除覆盖在所述PMOS区的氧化物层和具有拉应力的应力层；形成一具有压应力的应力层，以覆盖所述PMOS区和NMOS区；形成一牺牲层，以覆盖所述具有压应力的应力层；回蚀刻所述牺牲层，以露出位于覆盖在所述NMOS区的氧化物层的顶部的具有压应力的应力层；去除所述位于覆盖在所述NMOS区的氧化物层的顶部和侧壁上的具有压应力的应力层；去除所述牺牲层和所述氧化物层。根据本发明，在形成所述自对准界面的同时，不会减弱所述压应力层所产生的应力。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种形成双应力层的方法。
背景技术
当半导体制造工艺的节点达到90nm及以下时，应力技术（StressEngineering）被广泛使用以提高半导体器件沟道区中的载流子迁移率。对于CMOS而言，通常在其衬底上形成双应力层来提高其沟道区中的载流子迁移率，其中，拉应力层用于提高NMOS沟道区中的电子迁移率，压应力层用于提高PMOS沟道区中的空穴迁移率。然而，在形成所述双应力层时，构成所述双应力层的拉应力层和压应力层在二者的交汇处存在相互重叠的部分。所述相互重叠的部分将会产生一边界邻近效应，该效应将导致沟道区中的载流子迁移率的显著下降。同时，所述相互重叠的部分还将对后续的接触孔蚀刻工艺的实施造成一定程度的困扰。
为解决上述问题，现有技术提出了一种形成所述双应力层的方法：首先，如图1A所示，提供半导体衬底100，在所述半导体衬底100上形成有栅极结构，在所述栅极结构的两侧形成有紧靠所述栅极结构的侧壁结构，所述半导体衬底100中的隔离结构101将所述半导体衬底100分为NMOS部分和PMOS部分，接下来，在所述半导体衬底100上依次形成一拉应力层102和一氧化物层103，所述氧化物层103的厚度远大于所述栅极结构的高度；接着，如图1B所示，去除覆盖所述PMOS部分的拉应力层102和氧化物层103，然后，在所述半导体衬底100上形成一压应力层104，形成在所述半导体衬底100上、所述栅极结构顶部以及覆盖所述NMOS部分的氧化物层103的顶部的压应力层104的厚度要大于形成在所述侧壁结构上和覆盖所述NMOS部分的氧化物层103的侧部上的压应力层104的厚度；接着，如图1C所示，各向同性蚀刻所述压应力层104，以去除形成在所述侧壁结构上和覆盖所述NMOS部分的氧化物层103的侧部上的压应力层104，所述蚀刻过程结束后，在所述拉应力层102和所述压应力层104相接触的位置形成一自对准界面105;接着，如图1D所示，在所述半导体衬底100上形成一氧化物层106，所述氧化物层的厚度很薄，足以覆盖CMOS的表面即可，接下来，形成一图案化的光刻胶层107，以覆盖所述PMOS部分以及覆盖所述NMOS部分的压应力层104的一部分;接着，如图1E所示，以所述图案化的光刻胶层107为掩膜，去除暴露出来的氧化物层106，然后，采用各向同性蚀刻工艺去除覆盖所述NMOS部分的压应力层104;接着，如图1F所示，去除所述图案化的光刻胶层107，然后，去除所述氧化物层106的其余部分和覆盖所述NMOS部分的氧化物层103。接下来，可以实施后续工艺完成CMOS的制造，所述后续工艺与传统的CMOS制造工艺完全相同。
在上述工艺过程中，形成所述自对准界面105的同时，形成在所述PMOS部分的栅极结构两侧的侧壁结构上的压应力层104被去除，由此将减弱压应力层104对所述PMOS部分的沟道区施加的应力。因此，需要提出一种方法，在形成所述自对准界面105的同时，形成在所述PMOS部分的栅极结构两侧的侧壁结构上的压应力层104不被去除。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括以下步骤：
a)提供半导体衬底，所述半导体衬底包括NMOS区和PMOS区，在所述NMOS区和所述PMOS区上形成有栅极结构，且在所述栅极结构两侧形成有紧靠所述栅极结构的侧壁结构；
b)在所述半导体衬底上依次形成一具有拉应力的应力层和一厚氧化物层，以覆盖所述NMOS区和所述PMOS区；
c)去除覆盖在所述PMOS区的氧化物层和具有拉应力的应力层；
d)形成一具有压应力的应力层，以覆盖所述PMOS区和所述NMOS区；
e)形成一牺牲层，以覆盖所述具有压应力的应力层；
f)回蚀刻所述牺牲层，以露出位于覆盖在所述NMOS区的氧化物层的顶部的具有压应力的应力层；
g)去除所述位于覆盖在所述NMOS区的氧化物层的顶部和侧壁上的具有压应力的应力层；
h)去除所述牺牲层和所述氧化物层。
进一步，采用化学气相沉积工艺实施所述步骤b)。
进一步，所述具有拉应力的应力层的材料为氮化硅。
进一步，所述厚氧化物层的厚度为5000-10000埃。
进一步，所述步骤c)包括以下步骤：在所述氧化物层上形成一图案化的光刻胶层，以遮蔽所述NMOS区；采用等离子体各向同性蚀刻工艺去除覆盖在所述PMOS区的氧化物层和具有拉应力的应力层；采用灰化工艺去除所述光刻胶层。
进一步，采用等离子体增强化学气相沉积工艺或者高密度等离子体沉积工艺实施所述步骤d)。
进一步，所述具有压应力的应力层的材料为氮化硅。
进一步，所述牺牲层的材料为旋涂玻璃。
进一步，采用等离子体各向同性蚀刻工艺实施所述步骤f)。
进一步，采用湿法蚀刻工艺实施所述步骤g)。
进一步，所述湿法蚀刻工艺所使用的腐蚀液为热磷酸。
进一步，采用湿法蚀刻工艺实施所述步骤h)。
进一步，所述湿法蚀刻工艺所使用的腐蚀液为稀释的氢氟酸。
进一步，还包括步骤i)，去除在所述具有压应力的应力层与所述具有拉应力的应力层相接触的位置的上方残留的具有压应力的应力层，以在所述位置形成一自对准界面。
进一步，采用湿法蚀刻工艺实施所述步骤i)。
进一步，所述湿法蚀刻工艺所使用的腐蚀液为热磷酸。
进一步，所述半导体器件为CMOS。
进一步，所述栅极结构包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层
根据本发明，在形成所述自对准界面的同时，形成在所述PMOS区的栅极结构两侧的侧壁结构上的压应力层不被去除。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1F为现有技术提出的形成双应力层的方法的各步骤的示意性剖面图；
图2A-图2H为本发明提出的形成双应力层的方法的各步骤的示意性剖面图；
图3为本发明提出的形成双应力层的方法的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的形成双应力层的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
下面，参照图2A-图2H和图3来描述本发明提出的形成双应力层的方法的详细步骤。
参照图2A-图2H，其中示出了本发明提出的形成双应力层的方法的各步骤的示意性剖面图。
首先，如图2A所示，提供半导体衬底200，所述半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）等。作为示例，在本实施例中，所述半导体衬底200选用单晶硅材料构成。在所述半导体衬底200中形成有隔离结构201，本实施例中，所述隔离结构201为浅沟槽隔离(STI)结构。所述隔离结构201将所述半导体衬底200分为NMOS区和PMOS区。所述半导体衬底200中还形成有各种阱(well)结构，为了简化，图示中予以省略。
在所述半导体衬底200上形成有栅极结构，作为一个示例，所述栅极结构可包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。栅极介电层可包括氧化物，如，二氧化硅（SiO2）层。栅极材料层可包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨（W）、镍（Ni）或钛（Ti）；导电性金属氮化物层可包括氮化钛（TiN）层；导电性金属氧化物层可包括氧化铱（IrO2）层；金属硅化物层可包括硅化钛（TiSi）层。栅极硬掩蔽层可包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层可包括硼磷硅玻璃（BPSG）、磷硅玻璃（PSG）、正硅酸乙酯（TEOS）、未掺杂硅玻璃（USG）、旋涂玻璃（SOG）、高密度等离子体（HDP）或旋涂电介质（SOD）；氮化物层可包括氮化硅（Si3N4）层；氮氧化物层可包括氮氧化硅（SiON）层。
此外，作为示例，在所述半导体衬底200上还形成有位于所述栅极结构两侧且紧靠所述栅极结构的侧壁结构。其中，所述侧壁结构可以包括至少一层氧化物层和/或至少一层氮化物层。
接下来，在所述半导体衬底200上依次形成一具有拉应力的应力层202和一厚氧化物层203，以覆盖所述NMOS区和所述PMOS区。采用本领域技术人员所熟习的工艺形成所述具有拉应力的应力层202和所述氧化物层203，例如化学气相沉积工艺。本实施例中，所述具有拉应力的应力层202的材料为氮化硅，所述氧化物层203的厚度为5000-10000埃，此厚度大于所述栅极结构的高度。
接着，如图2B所示，去除覆盖在所述PMOS区的氧化物层203和具有拉应力的应力层202。所述去除过程包括以下步骤：在所述氧化物层203上形成一图案化的光刻胶层，以遮蔽所述NMOS区；采用等离子体各向同性蚀刻工艺去除覆盖在所述PMOS区的氧化物层203和具有拉应力的应力层202；采用灰化工艺去除所述光刻胶层。
接着，如图2C所示，在所述半导体衬底200上形成一具有压应力的应力层204，以覆盖所述PMOS区和所述NMOS区。为了使所述具有压应力的应力层204的位于覆盖在所述NMOS区的氧化物层203的侧壁上的部分的厚度较薄，在本实施例中，采用等离子体增强化学气相沉积工艺或者高密度等离子体沉积工艺形成所述具有压应力的应力层204，所述具有压应力的应力层204的材料为氮化硅。
接着，如图2D所示，在所述半导体衬底200上形成一牺牲层205，以覆盖所述具有压应力的应力层204。所述牺牲层205的材料为旋涂玻璃（SOG）。
接着，如图2E所示，回蚀刻所述牺牲层205，以露出位于覆盖在所述NMOS区的氧化物层203的顶部的具有压应力的应力层204。在本实施例中，采用等离子体各向同性蚀刻工艺实施所述回蚀刻。
接着，如图2F所示，去除所述位于覆盖在所述NMOS区的氧化物层203的顶部和侧壁上的具有压应力的应力层204。在本实施例中，采用湿法蚀刻工艺实施所述去除过程，所述湿法蚀刻工艺所使用的腐蚀液为热磷酸。
接着，如图2G所示，去除所述牺牲层205和所述氧化物层203。在本实施例中，采用湿法蚀刻工艺实施所述去除过程，所述湿法蚀刻工艺所使用的腐蚀液为稀释的氢氟酸。由于位于覆盖在所述NMOS区的氧化物层203的侧壁上的具有压应力的应力层204的厚度较薄且所述氧化物层203的厚度较厚，因此，在所述具有压应力的应力层204与所述具有拉应力的应力层202相接触的位置的上方可能会残留有部分具有压应力的应力层204’。
如果残留有部分具有压应力的应力层204’，接着，如图2H所示，去除在所述具有压应力的应力层204与所述具有拉应力的应力层202相接触的位置的上方残留的具有压应力的应力层204’。在本实施例中，采用湿法蚀刻工艺实施所述去除过程，所述湿法蚀刻工艺所使用的腐蚀液为热磷酸。
至此，完成了根据本发明示例性实施例的方法实施的全部工艺步骤，在所述具有压应力的应力层204与所述具有拉应力的应力层202相接触的位置形成一自对准界面206。
接下来，可以通过后续工艺完成整个CMOS器件的制作，所述后续工艺与传统的CMOS器件加工工艺完全相同。根据本发明，形成在所述PMOS区的栅极结构两侧的侧壁结构上的压应力层不被去除，由此不会减弱所述压应力层作用于所述PMOS区中的沟道区的应力；同时，相比现有技术，省去了一形成图案化的光刻胶层的步骤，降低了制造成本。
参照图3，其中示出了本发明提出的形成双应力层的方法的流程图，用于简要示出整个制造工艺的流程。
在步骤301中，提供半导体衬底，所述半导体衬底包括NMOS区和PMOS区，在所述NMOS区和所述PMOS区上形成有栅极结构，且在所述栅极结构两侧形成有紧靠所述栅极结构的侧壁结构；
在步骤302中，在所述半导体衬底上依次形成一具有拉应力的应力层和一厚氧化物层，以覆盖所述NMOS区和所述PMOS区；
在步骤303中，去除覆盖在所述PMOS区的氧化物层和具有拉应力的应力层；
在步骤304中，形成一具有压应力的应力层，以覆盖所述PMOS区和所述NMOS区；
在步骤305中，形成一牺牲层，以覆盖所述具有压应力的应力层；
在步骤306中，回蚀刻所述牺牲层，以露出位于覆盖在所述NMOS区的氧化物层的顶部的具有压应力的应力层；
在步骤307中，去除所述位于覆盖在所述NMOS区的氧化物层的顶部和侧壁上的具有压应力的应力层；
在步骤308中，去除所述牺牲层和所述氧化物层。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (18)

1.一种半导体器件的制造方法，包括以下步骤：
a)提供半导体衬底，所述半导体衬底包括NMOS区和PMOS区，在所述NMOS区和所述PMOS区上形成有栅极结构，且在所述栅极结构两侧形成有紧靠所述栅极结构的侧壁结构；
b)在所述半导体衬底上依次形成一具有拉应力的应力层和一厚氧化物层，以覆盖所述NMOS区和所述PMOS区；
c)去除覆盖在所述PMOS区的氧化物层和具有拉应力的应力层；
d)形成一具有压应力的应力层，以覆盖所述PMOS区和所述NMOS区；
e)形成一牺牲层，以覆盖所述具有压应力的应力层；
f)回蚀刻所述牺牲层，以露出位于覆盖在所述NMOS区的氧化物层的顶部的具有压应力的应力层；
g)去除所述位于覆盖在所述NMOS区的氧化物层的顶部和侧壁上的具有压应力的应力层；
h)去除所述牺牲层和所述氧化物层。
2.根据权利要求1所述的方法，其特征在于，采用化学气相沉积工艺实施所述步骤b)。
3.根据权利要求1所述的方法，其特征在于，所述具有拉应力的应力层的材料为氮化硅。
4.根据权利要求1所述的方法，其特征在于，所述厚氧化物层的厚度为5000-10000埃。
5.根据权利要求1所述的方法，其特征在于，所述步骤c)包括以下步骤：在所述氧化物层上形成一图案化的光刻胶层，以遮蔽所述NMOS区；采用等离子体各向同性蚀刻工艺去除覆盖在所述PMOS区的氧化物层和具有拉应力的应力层；采用灰化工艺去除所述光刻胶层。
6.根据权利要求1所述的方法，其特征在于，采用等离子体增强化学气相沉积工艺或者高密度等离子体沉积工艺实施所述步骤d)。
7.根据权利要求1所述的方法，其特征在于，所述具有压应力的应力层的材料为氮化硅。
8.根据权利要求1所述的方法，其特征在于，所述牺牲层的材料为旋涂玻璃。
9.根据权利要求1所述的方法，其特征在于，采用等离子体各向同性蚀刻工艺实施所述步骤f)。
10.根据权利要求1所述的方法，其特征在于，采用湿法蚀刻工艺实施所述步骤g)。
11.根据权利要求10所述的方法，其特征在于，所述湿法蚀刻工艺所使用的腐蚀液为热磷酸。
12.根据权利要求1所述的方法，其特征在于，采用湿法蚀刻工艺实施所述步骤h)。
13.根据权利要求12所述的方法，其特征在于，所述湿法蚀刻工艺所使用的腐蚀液为稀释的氢氟酸。
14.根据权利要求1所述的方法，其特征在于，还包括步骤i)，去除在所述具有压应力的应力层与所述具有拉应力的应力层相接触的位置的上方残留的具有压应力的应力层，以在所述位置形成一自对准界面。
15.根据权利要求14所述的方法，其特征在于，采用湿法蚀刻工艺实施所述步骤i)。
16.根据权利要求15所述的方法，其特征在于，所述湿法蚀刻工艺所使用的腐蚀液为热磷酸。
17.根据权利要求1所述的方法，其特征在于，所述半导体器件为CMOS。
18.根据权利要求1所述的方法，其特征在于，所述栅极结构包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109727855A (zh) * 2018-12-29 2019-05-07 上海华力集成电路制造有限公司 锗硅生长后氮化掩膜层的去除方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1832142A (zh) * 2005-03-01 2006-09-13 国际商业机器公司 制作用于cmos器件的自对准双应力衬里的方法和结构
CN101064310A (zh) * 2006-04-28 2007-10-31 国际商业机器公司 应用自对准双应力层的cmos结构和方法
US20080073713A1 (en) * 2006-09-25 2008-03-27 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device having stress enhanced MOS transistor and semiconductor device fabricated thereby
CN102420126A (zh) * 2011-06-07 2012-04-18 上海华力微电子有限公司 改善双应力氮化硅薄膜集成的全湿法工艺及其中的结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1832142A (zh) * 2005-03-01 2006-09-13 国际商业机器公司 制作用于cmos器件的自对准双应力衬里的方法和结构
CN101064310A (zh) * 2006-04-28 2007-10-31 国际商业机器公司 应用自对准双应力层的cmos结构和方法
US20080073713A1 (en) * 2006-09-25 2008-03-27 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device having stress enhanced MOS transistor and semiconductor device fabricated thereby
CN102420126A (zh) * 2011-06-07 2012-04-18 上海华力微电子有限公司 改善双应力氮化硅薄膜集成的全湿法工艺及其中的结构

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109727855A (zh) * 2018-12-29 2019-05-07 上海华力集成电路制造有限公司 锗硅生长后氮化掩膜层的去除方法
CN109727855B (zh) * 2018-12-29 2020-11-24 上海华力集成电路制造有限公司 锗硅生长后氮化掩膜层的去除方法

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