CN104124145A - 一种半导体器件的制造方法 - Google Patents

一种半导体器件的制造方法 Download PDF

Info

Publication number
CN104124145A
CN104124145A CN201310151396.5A CN201310151396A CN104124145A CN 104124145 A CN104124145 A CN 104124145A CN 201310151396 A CN201310151396 A CN 201310151396A CN 104124145 A CN104124145 A CN 104124145A
Authority
CN
China
Prior art keywords
layer
region
gate structure
sacrificial
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310151396.5A
Other languages
English (en)
Other versions
CN104124145B (zh
Inventor
李凤莲
倪景华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201310151396.5A priority Critical patent/CN104124145B/zh
Publication of CN104124145A publication Critical patent/CN104124145A/zh
Application granted granted Critical
Publication of CN104124145B publication Critical patent/CN104124145B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Abstract

本发明提供一种半导体器件的制造方法，包括：提供具有第一区和第二区的半导体衬底，在半导体衬底上形成包括自下而上依次层叠的高k介电层、高k介电层的保护层和牺牲栅电极层的伪栅极结构；去除位于第二区上的牺牲栅电极层；在第二区上形成的沟槽中形成牺牲材料层；去除位于第一区上的牺牲栅电极层；在第一区上形成第一金属栅极结构；去除牺牲材料层，并在第二区上形成第二金属栅极结构，其中，第一区为NFET区，第二区为PFET区；或者第一区为PFET区，第二区为NFET区。根据本发明，可以使在半导体衬底中的NFET区和PFET区上分别形成的金属栅极结构之间具有良好的界面特性，改善半导体器件的运行速度和接触电阻，从而提升半导体器件的性能。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种实施后栅极(gate-last)工艺时去除伪栅极结构中的牺牲栅电极层的方法。
背景技术
随着半导体器件特征尺寸的不断减小，用高k介电层/金属栅结构代替传统的氮氧化硅或氧化硅介质层/多晶硅栅结构被视为解决传统的栅结构所面临的问题的主要的甚至是唯一的方法，传统的栅结构所面临的问题主要包括栅漏电、多晶硅损耗以及由薄栅氧化硅介质层所引起的硼穿透。
对于具有较高工艺节点的晶体管结构而言，所述高k-金属栅工艺通常为后栅极(gate-last)工艺，其典型的实施过程包括：首先，在半导体衬底上形成伪栅极结构，所述伪栅极结构由自下而上的界面层、高k介电层、覆盖层和牺牲栅电极层构成；然后，在所述伪栅极结构的两侧形成栅极间隙壁结构，之后去除所述伪栅极结构中的牺牲栅电极层，在所述栅极间隙壁结构之间留下一沟槽；接着，在所述沟槽内依次沉积功函数金属层（workfunction metal layer）、阻挡层（barrierlayer）和浸润层（wetting layer）；最后进行金属栅极材料的填充，以在所述覆盖层上形成金属栅极结构。
对于如图1A所示的已形成伪栅极结构的半导体器件结构而言，需在由浅沟槽隔离结构101分隔开的衬底100中的NFET区和PFET区上分别形成包含具有不同功函数金属层的金属栅极结构，因此，通常采用分别去除NFET区和PFET区上形成的伪栅极结构中的牺牲栅电极层103的工艺来形成所述包含具有不同功函数金属层的金属栅极结构。由于牺牲栅电极层103容易发生自氧化，例如，如图1B所示，在去除位于PFET区上的牺牲栅电极层103之后，位于NFET区上的牺牲栅电极层103的侧壁发生自氧化而形成氧化层104，且后续依次在PFET区上形成金属栅极结构、去除位于NFET区上的牺牲栅电极层103的过程中，该氧化层104不会被去除，因此，在NFET区上形成另一金属栅极结构之后，NFET区和PFET区上分别形成的金属栅极结构之间的界面特性变差，进而影响半导体器件的性能。
因此，需要提出一种方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供具有第一区和第二区的半导体衬底，在所述半导体衬底上形成有伪栅极结构，所述伪栅极结构包括自下而上依次层叠的高k介电层、所述高k介电层的保护层和牺牲栅电极层；去除位于所述第二区上的伪栅极结构中的牺牲栅电极层；在所述第二区上形成的沟槽中形成牺牲材料层；去除位于所述第一区上的伪栅极结构中的牺牲栅电极层；在所述第一区上形成第一金属栅极结构；去除所述牺牲材料层，并在所述第二区上形成第二金属栅极结构。
进一步，所述去除位于所述第二区上的伪栅极结构中的牺牲栅电极层的工艺步骤包括：在所述半导体衬底上形成图形化的光刻胶层，以遮蔽位于所述第一区上的伪栅极结构；以所述图形化的光刻胶层为掩膜，蚀刻位于所述第二区上的伪栅极结构中的牺牲栅电极层，直至露出所述高k介电层的保护层为止；采用灰化工艺去除所述图形化的光刻胶层。
进一步，所述牺牲材料层的构成材料为具有可流动性的材料。
进一步，所述形成牺牲材料层的工艺步骤包括：采用旋涂工艺在所述半导体衬底上形成所述牺牲材料层；采用烘焙工艺以使所述牺牲材料层硬化；采用化学机械研磨工艺研磨所述牺牲材料层，以露出位于所述第一区上的伪栅极结构。
进一步，所述牺牲材料层的构成材料为DUO。
进一步，采用干法蚀刻、湿法蚀刻或者干法蚀刻和湿法蚀刻的结合实施所述对牺牲栅电极层的去除。
进一步，采用干法蚀刻、湿法蚀刻或者干法蚀刻和湿法蚀刻的结合工艺去除所述牺牲材料层。
进一步，所述第一金属栅极结构和所述第二金属栅极结构均包括自下而上堆叠而成的功函数金属层和金属栅极材料层。
进一步，所述功函数金属层和所述金属栅极材料层之间还包括自下而上堆叠而成的阻挡层和浸润层。
进一步，所述第一金属栅极结构中的功函数金属层和所述第二金属栅极结构中的功函数金属层具有不同的功函数。
进一步，所述第一区为NFET区，所述第二区为PFET区；或者所述第一区为PFET区，所述第二区为NFET区。
根据本发明，可以使在半导体衬底中的NFET区和PFET区上分别形成的金属栅极结构之间具有良好的界面特性，改善半导体器件的运行速度和接触电阻，从而提升半导体器件的性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A为采用现有技术在衬底上形成伪栅极结构之后的器件的示意性剖面图；
图1B为采用现有技术先去除如图1A中示出的PFET区上的伪栅极结构中的牺牲栅电极层后NFET区上的伪栅极结构中的牺牲栅电极层的侧壁发生自氧化的示意性剖面图；
图2A-图2F为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图3为根据本发明示例性实施例的方法实施后栅极工艺时去除伪栅极结构中的牺牲栅电极层的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的实施后栅极工艺时去除伪栅极结构中的牺牲栅电极层的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[示例性实施例]
下面，参照图2A-图2F和图3来描述根据本发明示例性实施例的方法实施后栅极工艺时去除伪栅极结构中的牺牲栅电极层的详细步骤。
参照图2A-图2F，其中示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图2A所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）等。作为示例，在本实施例中，半导体衬底200选用单晶硅材料。在半导体衬底200中形成有隔离结构201，作为示例，隔离结构201为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，隔离结构201将半导体衬底200分为NFET区和PFET区。半导体衬底200中还形成有各种阱(well)结构，为了简化，图示中予以省略。
在半导体衬底200的NFET区和PFET区上均形成有伪栅极结构201’，作为示例，伪栅极结构201’包括自下而上依次层叠的高k介电层202和牺牲栅电极层203。高k介电层202的材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，特别优选的是氧化铪、氧化锆或氧化铝。牺牲栅电极层203的材料包括多晶硅。需要说明的是，在伪栅极结构201’中，高k介电层202的下方可以形成界面层，形成界面层的作用是改善高k介电层202与半导体衬底200之间的界面特性，界面层的材料包括硅氧化物（SiOx）；高k介电层202的上方可以形成保护层，形成保护层的作用是抑制后续形成的金属栅极结构中的金属栅极材料（通常为铝）向高k介电层202中的扩散，保护层的材料包括氮化钛或氮化钽。
由于图2A以及接下来的附图都是沿着器件版图中的牺牲栅电极层的走向获得的器件剖面图，因此，在伪栅极结构201’的两侧形成的侧壁结构以及在半导体衬底200上依次形成的覆盖所述侧壁结构的接触孔蚀刻停止层和层间介电层均未示出。
接着，如图2B所示，去除位于PFET区上的伪栅极结构201’中的牺牲栅电极层203，在PFET区上形成沟槽。实施所述去除的工艺步骤包括：在半导体衬底200上形成图形化的光刻胶层204，以遮蔽位于NFET区上的伪栅极结构201’；以图形化的光刻胶层204为掩膜，蚀刻位于PFET区上的伪栅极结构201’中的牺牲栅电极层203，直至露出高k介电层202为止。所述对牺牲栅电极层203的蚀刻为干法蚀刻、湿法蚀刻或者干法蚀刻和湿法蚀刻的结合。需要说明的是，当高k介电层202上形成有保护层时，对牺牲栅电极层203的蚀刻直至露出所述保护层为止。在上述去除过程中，位于NFET区上的伪栅极结构201’中的牺牲栅电极层203的侧壁暴露出来发生自氧化而形成如图1B中示出的氧化层104。
接着，如图2C所示，在PFET区上形成的沟槽中形成牺牲材料层205，牺牲材料层205的构成材料为具有可流动性的材料，优选美国应用材料公司的DUO，DUO的成分为一种氧化物。形成牺牲材料层205的工艺步骤包括：采用灰化工艺去除图形化的光刻胶层204；采用旋涂工艺在半导体衬底200上形成牺牲材料层205；采用烘焙工艺以使牺牲材料层205硬化；采用化学机械研磨工艺研磨牺牲材料层205，以露出位于NFET区上的伪栅极结构201’。
接着，如图2D所示，去除位于NFET区上的伪栅极结构201’中的牺牲栅电极层203。实施所述去除的工艺步骤包括：以牺牲材料层205为掩膜，蚀刻位于NFET区上的伪栅极结构201’中的牺牲栅电极层203，直至露出高k介电层202为止；采用湿法清洗工艺去除所述蚀刻过程残留的蚀刻物质及杂质。所述对牺牲栅电极层203的蚀刻为干法蚀刻、湿法蚀刻或者干法蚀刻和湿法蚀刻的结合。需要说明的是，当高k介电层202上形成有保护层时，对牺牲栅电极层203的蚀刻直至露出所述保护层为止。在上述去除过程中，前述位于NFET区上的伪栅极结构201’中的牺牲栅电极层203发生自氧化的部分未被去除。
接着，如图2E所示，在NFET区上形成第一金属栅极结构208。作为示例，第一金属栅极结构208包括自下而上堆叠而成的功函数金属层206和金属栅极材料层207，其中，功函数金属层206包括一层或多层金属或金属化合物，其构成材料包括氮化钛、钛铝合金或氮化钨；金属栅极材料层207的材料包括钨或铝。采用原子层沉积工艺或物理气相沉积工艺形成功函数金属层206，采用化学气相沉积工艺或物理气相沉积工艺形成金属栅极材料层207。然后，执行化学机械研磨以研磨上述各层材料，所述研磨在露出牺牲材料层205时终止。需要说明的是，在功函数金属层206和金属栅极材料层207之间可以采用原子层沉积工艺或物理气相沉积工艺形成自下而上堆叠而成的阻挡层和浸润层，其中，阻挡层的材料包括氮化钽或氮化钛；浸润层的材料包括钛或钛铝合金。
接着，如图2F所示，去除牺牲材料层205，并在PFET区上形成第二金属栅极结构208’。
采用干法蚀刻、湿法蚀刻或者干法蚀刻和湿法蚀刻的结合工艺去除牺牲材料层205。在牺牲材料层205的去除过程中，前述位于NFET区上的伪栅极结构201’中的牺牲栅电极层203发生自氧化的部分一并被去除。
作为示例，第二金属栅极结构208’包括自下而上堆叠而成的另一功函数金属层206’和另一金属栅极材料层207’，另一功函数金属层206’与功函数金属层206具有不同的功函数，其中，另一功函数金属层206’包括一层或多层金属或金属化合物，其构成材料包括氮化钛、钛铝合金或氮化钨；另一金属栅极材料层207’的材料包括钨或铝。采用原子层沉积工艺或物理气相沉积工艺形成另一功函数金属层206’，采用化学气相沉积工艺或物理气相沉积工艺形成另一金属栅极材料层207’。然后，执行化学机械研磨以研磨上述各层材料，所述研磨在露出第一金属栅极结构208时终止。需要说明的是，在另一功函数金属层206’和另一金属栅极材料层207’之间可以采用原子层沉积工艺或物理气相沉积工艺形成自下而上堆叠而成的阻挡层和浸润层，其中，阻挡层的材料包括氮化钽或氮化钛；浸润层的材料包括钛或钛铝合金。
需要说明的是，对于如图2A示出的器件结构，还可以执行以下工艺次序来实现本发明提出的实施后栅极工艺时去除伪栅极结构中的牺牲栅电极层的方法，包括：去除位于NFET区上的伪栅极结构201’中的牺牲栅电极层203，在NFET区上形成沟槽；在NFET区上形成的沟槽中形成牺牲材料层205；去除位于PFET区上的伪栅极结构201’中的牺牲栅电极层203；在PFET区上形成第二金属栅极结构208’；去除牺牲材料层205，并在NFET区上形成第一金属栅极结构208。
接下来，可以通过后续工艺完成整个半导体器件的制作。根据本发明，可以使在半导体衬底中的NFET区和PFET区上分别形成的金属栅极结构之间具有良好的界面特性，改善半导体器件的运行速度和接触电阻，从而提升半导体器件的性能。
参照图3，其中示出了根据本发明示例性实施例的方法实施后栅极工艺时去除伪栅极结构中的牺牲栅电极层的流程图，用于简要示出整个制造工艺的流程。
在步骤301中，提供具有第一区和第二区的半导体衬底，在半导体衬底上形成有包括自下而上依次层叠的高k介电层、高k介电层的保护层和牺牲栅电极层的伪栅极结构，其中，第一区为NFET区，第二区为PFET区；或者第一区为PFET区，第二区为NFET区；
在步骤302中，去除位于第二区上的伪栅极结构中的牺牲栅电极层；
在步骤303中，在第二区上形成的沟槽中形成牺牲材料层；
在步骤304中，去除位于第一区上的伪栅极结构中的牺牲栅电极层；
在步骤305中，在第一区上形成第一金属栅极结构；
在步骤306中，去除牺牲材料层，并在第二区上形成第二金属栅极结构。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (11)

1.一种半导体器件的制造方法，包括：
提供具有第一区和第二区的半导体衬底，在所述半导体衬底上形成有伪栅极结构，所述伪栅极结构包括自下而上依次层叠的高k介电层、所述高k介电层的保护层和牺牲栅电极层；
去除位于所述第二区上的伪栅极结构中的牺牲栅电极层；
在所述第二区上形成的沟槽中形成牺牲材料层；
去除位于所述第一区上的伪栅极结构中的牺牲栅电极层；
在所述第一区上形成第一金属栅极结构；
去除所述牺牲材料层，并在所述第二区上形成第二金属栅极结构。
2.根据权利要求1所述的方法，其特征在于，所述去除位于所述第二区上的伪栅极结构中的牺牲栅电极层的工艺步骤包括：在所述半导体衬底上形成图形化的光刻胶层，以遮蔽位于所述第一区上的伪栅极结构；以所述图形化的光刻胶层为掩膜，蚀刻位于所述第二区上的伪栅极结构中的牺牲栅电极层，直至露出所述高k介电层的保护层为止；采用灰化工艺去除所述图形化的光刻胶层。
3.根据权利要求1所述的方法，其特征在于，所述牺牲材料层的构成材料为具有可流动性的材料。
4.根据权利要求3所述的方法，其特征在于，所述形成牺牲材料层的工艺步骤包括：采用旋涂工艺在所述半导体衬底上形成所述牺牲材料层；采用烘焙工艺以使所述牺牲材料层硬化；采用化学机械研磨工艺研磨所述牺牲材料层，以露出位于所述第一区上的伪栅极结构。
5.根据权利要求4所述的方法，其特征在于，所述牺牲材料层的构成材料为DUO。
6.根据权利要求1所述的方法，其特征在于，采用干法蚀刻、湿法蚀刻或者干法蚀刻和湿法蚀刻的结合实施所述对牺牲栅电极层的去除。
7.根据权利要求1所述的方法，其特征在于，采用干法蚀刻、湿法蚀刻或者干法蚀刻和湿法蚀刻的结合工艺去除所述牺牲材料层。
8.根据权利要求1所述的方法，其特征在于，所述第一金属栅极结构和所述第二金属栅极结构均包括自下而上堆叠而成的功函数金属层和金属栅极材料层。
9.根据权利要求8所述的方法，其特征在于，所述功函数金属层和所述金属栅极材料层之间还包括自下而上堆叠而成的阻挡层和浸润层。
10.根据权利要求8所述的方法，其特征在于，所述第一金属栅极结构中的功函数金属层和所述第二金属栅极结构中的功函数金属层具有不同的功函数。
11.根据权利要求1所述的方法，其特征在于，所述第一区为NFET区，所述第二区为PFET区；或者所述第一区为PFET区，所述第二区为NFET区。
CN201310151396.5A 2013-04-27 2013-04-27 一种半导体器件的制造方法 Active CN104124145B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310151396.5A CN104124145B (zh) 2013-04-27 2013-04-27 一种半导体器件的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310151396.5A CN104124145B (zh) 2013-04-27 2013-04-27 一种半导体器件的制造方法

Publications (2)

Publication Number Publication Date
CN104124145A true CN104124145A (zh) 2014-10-29
CN104124145B CN104124145B (zh) 2017-03-01

Family

ID=51769515

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310151396.5A Active CN104124145B (zh) 2013-04-27 2013-04-27 一种半导体器件的制造方法

Country Status (1)

Country Link
CN (1) CN104124145B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10103065B1 (en) 2017-04-25 2018-10-16 International Business Machines Corporation Gate metal patterning for tight pitch applications
WO2023137836A1 (zh) * 2022-01-19 2023-07-27 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090186458A1 (en) * 2008-01-23 2009-07-23 Chih-Hao Yu Method for manufacturing a cmos device having dual metal gate
CN101533842A (zh) * 2008-03-12 2009-09-16 台湾积体电路制造股份有限公司 形成mos器件的金属栅的混合方法
US20090275179A1 (en) * 2008-01-03 2009-11-05 International Business Machines Corporation Complementary metal oxide semiconductor device with an electroplated metal replacement gate

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090275179A1 (en) * 2008-01-03 2009-11-05 International Business Machines Corporation Complementary metal oxide semiconductor device with an electroplated metal replacement gate
US20090186458A1 (en) * 2008-01-23 2009-07-23 Chih-Hao Yu Method for manufacturing a cmos device having dual metal gate
CN101533842A (zh) * 2008-03-12 2009-09-16 台湾积体电路制造股份有限公司 形成mos器件的金属栅的混合方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10103065B1 (en) 2017-04-25 2018-10-16 International Business Machines Corporation Gate metal patterning for tight pitch applications
US10600694B2 (en) 2017-04-25 2020-03-24 International Business Machines Corporation Gate metal patterning for tight pitch applications
US10755985B2 (en) 2017-04-25 2020-08-25 International Business Machines Corporation Gate metal patterning for tight pitch applications
WO2023137836A1 (zh) * 2022-01-19 2023-07-27 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构

Also Published As

Publication number Publication date
CN104124145B (zh) 2017-03-01

Similar Documents

Publication Publication Date Title
US20180019337A1 (en) Method and structure of forming self-aligned rmg gate for vfet
US8847295B2 (en) Structure and method for fabricating fin devices
CN102956455B (zh) 一种半导体器件的制造方法
CN103890930A (zh) 用于嵌入式dram的替代栅多栅晶体管
KR20130103272A (ko) 다중 게이트 유전체 계면에 대한 더미 구조 및 방법
CN103165429A (zh) 金属栅极形成方法
CN103545186A (zh) 一种制造金属栅半导体器件的方法
CN113192890A (zh) 半导体器件的制造方法
CN104124156A (zh) 一种半导体器件的制造方法
CN103855074A (zh) 一种半导体器件的制造方法
CN103545185A (zh) 一种采用伪栅极制造半导体器件的方法
CN105304566A (zh) 一种半导体器件及其制造方法、电子装置
CN104124145A (zh) 一种半导体器件的制造方法
CN103578945A (zh) 一种用于制造半导体器件的方法
US8778750B2 (en) Techniques for the fabrication of thick gate dielectric
CN104217951A (zh) 一种半导体器件及其制造方法
CN104037073A (zh) 一种半导体器件的制造方法
CN104517900A (zh) 一种半导体器件的制造方法
CN102956456A (zh) 一种半导体器件的制造方法
CN103794479A (zh) 一种半导体器件的制造方法
CN103151250B (zh) 一种半导体器件的制造方法
CN106549014A (zh) 一种半导体器件及其制造方法
CN104952714A (zh) 一种半导体器件的制造方法
CN104916588A (zh) 一种半导体器件及其制造方法
CN105244276A (zh) 一种FinFET及其制造方法、电子装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant