CN103578533A - 包括可变电阻存储器的存储装置及其操作方法 - Google Patents

包括可变电阻存储器的存储装置及其操作方法 Download PDF

Info

Publication number
CN103578533A
CN103578533A CN201310319561.3A CN201310319561A CN103578533A CN 103578533 A CN103578533 A CN 103578533A CN 201310319561 A CN201310319561 A CN 201310319561A CN 103578533 A CN103578533 A CN 103578533A
Authority
CN
China
Prior art keywords
memory
condition
resistance variable
controller
log
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310319561.3A
Other languages
English (en)
Other versions
CN103578533B (zh
Inventor
李元奭
全晟现
金东辉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN103578533A publication Critical patent/CN103578533A/zh
Application granted granted Critical
Publication of CN103578533B publication Critical patent/CN103578533B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/4401—Bootstrapping
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0407—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals on power on
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Dram (AREA)

Abstract

公开了一种包括可变电阻存储器的存储装置及其操作方法。所述存储装置包括：非易失性存储器装置，包括可变电阻存储器；控制器，被构造为控制非易失性存储器装置。在启动操作，控制器将启动信息存储在非易失性存储器装置的可变电阻存储器中。在重新启动操作，基于与启动操作相关联的启动设置条件和与重新启动操作相关联的重新启动条件之间的比较结果，控制器使用存储在可变电阻存储器中的启动信息选择性地执行热启动操作。

Description

包括可变电阻存储器的存储装置及其操作方法
要求于2012年7月26日提交到韩国知识产权局的第10-2012-0081552号韩国专利申请的优先权，通过引用所述申请的全部内容合并与此。
技术领域
在此描述的发明构思涉及一种包括可变电阻存储器的存储装置和一种操作包括可变电阻存储器的存储装置的方法。
背景技术
半导体存储器装置是一种使用半导体（诸如，硅（Si）、锗（Ge）、砷化镓（GaAs）、磷化铟（InP）等）制造的存储器装置。半导体存储器装置通常被分类为易失性存储器装置或非易失性存储器装置。
易失性存储器装置的特点在于在断电的条件下丢失存储的内容。易失性存储器装置的示例包括各种特定类型的随机存取存储器（RAM），诸如，静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM（SDRAM）等。相反，非易失性存储器装置的特点在于即使在断电条件下也维持存储的内容。非易失性存储器装置的示例包括只读存储器（ROM）、可编程ROM（PROM）、电可编程ROM（EPROM）、电可擦除和可编程ROM（EEPROM）、闪速存储器装置、相变RAM（PRAM）、磁性RAM（MRAM）、电阻式RAM（RRAM）、铁电RAM（FRAM）等。
发明内容
本发明构思的示例实施例提供一种存储装置，所述存储装置包括：非易失性存储器装置，包括可变电阻存储器；控制器，被构造为控制非易失性存储器装置。在启动操作，控制器将启动信息存储在非易失性存储器装置的可变电阻存储器中。在重新启动操作，控制器基于与启动操作相关联的启动设置条件和与重新启动操作相关联的重新启动条件之间的比较结果，使用存储在可变电阻存储器中的启动信息选择性地执行热启动操作。
在示例实施例中，控制器包括：条件感测单元，被构造为感测与启动操作相关联的启动设置条件，并感测与重新启动操作相关联的重新启动条件。
在示例实施例中，控制器还包括：决定单元，被构造为将启动设置条件与重新启动条件进行比较，并根据比较结果确定是否执行热启动操作。
在示例实施例中，当启动设置条件与重新启动条件之差包含在预定误差范围内时，决定单元使用存储在可变电阻存储器中的启动信息控制非易失性存储器装置执行热启动操作。
在示例实施例中，决定单元在启动设置条件与重新启动条件之差不包含在预定误差范围内时更新启动信息，并控制非易失性存储器装置使得可变电阻存储器的启动信息被更新的启动信息覆写。
在示例实施例中，启动设置条件在启动操作时存储在可变电阻存储器中，并且在重新启动操作，当启动设置条件和重新启动条件之差不在预定误差范围内时，决定单元控制非易失性存储器装置，使得存储在可变电阻存储器中的启动设置条件被重新启动条件覆写。
在示例实施例中，条件感测单元包括：温度传感器，感测启动操作和重新启动操作时的与温度相关联的信息；计时器，检测启动操作和重新启动操作时的与时间相关联的信息；电压传感器，感测启动操作和重新启动操作时的与电压相关联的信息。
在示例实施例中，非易失性存储器装置还包括：模式寄存器设置器，用于存储MRS信息，并且在启动操作，控制器在启动信息被设置时将MRS信息存储在模式寄存器设置器和可变电阻存储器中。
在示例实施例中，非易失性存储器装置还包括逻辑控制器用于控制模式寄存器设置器和可变电阻存储器，逻辑控制器在热启动操作被执行时将存储在可变电阻存储器中的MRS信息传送至模式寄存器设置器。
在示例实施例中，非易失性存储器装置还包括：DLL电路，被构造为在启动操作执行DLL锁定操作；逻辑控制器，被构造为控制可变电阻存储器和DLL电路，并且在DLL锁定操作完成之后，逻辑控制器将与DLL锁定结果相关联的信息存储在可变电阻存储器中。
在示例实施例中，当热启动操作被执行时，逻辑控制器将存储在可变电阻存储器中的与DLL锁定结果相关联的信息传送至DLL电路。
在示例实施例中，控制器包括：命令/地址（C/A）训练测试逻辑控制器，被构造为在启动操作执行C/A训练操作；寄存器，被构造为在C/A训练操作完成之后存储C/A训练结果。
在示例实施例中，控制器将C/A训练结果存储在可变电阻存储器中。
在示例实施例中，当热启动操作被执行时，控制器将存储在可变电阻存储器中的C/A训练结果传送至寄存器。
在示例实施例中，控制器包括：输入/输出数据（DQ）校准测试逻辑控制器，被构造为在启动操作执行DQ校准操作；寄存器，被构造为在DQ校准操作完成之后存储DQ校准结果。
在示例实施例中，控制器将DQ校准结果存储在可变电阻存储器中。
在示例实施例中，在热启动操作被执行时，控制器将存储在可变电阻存储器中的DQ校准结果传送至寄存器。
在示例实施例中，非易失性存储器装置还包括闪速存储器，并且可变电阻存储器存储启动信息，而闪速存储器存储用户数据。
在示例实施例中，非易失性存储器装置还包括多个闪速存储器，并且可变电阻存储器通过第一信道与控制器连接，而所述多个闪速存储器通过与第一信道不同的至少一个第二信道与控制器连接。
在示例实施例中，可变电阻存储器是磁电阻式随机存取存储器（MRAM）。
本发明构思的示例实施例还提供一种存储装置，所述存储装置包括：非易失性存储器装置，被构造为存储用户数据；控制器，被构造为控制非易失性存储器装置且包括可变电阻存储器。在启动操作，启动信息和启动设置条件存储在控制器的可变电阻存储器中。在重新启动操作，控制器基于在重新启动操作检测到的重新启动条件和在启动操作存储的启动设置条件之间的比较结果，使用存储在可变电阻存储器中的启动信息选择性地执行热启动操作。
在示例实施例中，控制器还包括：条件感测单元，被构造为在启动操作感测启动设置条件且在重新启动操作感测重新启动条件；决定单元，被构造为比较启动设置条件与重新启动条件。
在示例实施例中，非易失性存储器装置包括闪速存储器，且控制器的可变电阻存储器包括磁电阻式随机存取存储器（MRAM）。另外，控制器还包括：主机接口，被构造为与主机进行接口连接；闪速存储器接口，被构造为与闪速存储器进行接口连接；动态随机存取存储器（DRAM）接口，被构造为根据DRAM接口协议提供决定单元与MRAM之间的接口。
在示例实施例中，启动信息是模式寄存器设置（MRS）信息、延迟锁定环路（DLL）锁定信息、命令/地址（C/A）训练信息和输入/输出数据（DQ）校准信息中的至少一种。
本发明构思的示例实施例还提供一种包括可变电阻存储器的存储装置的操作方法。所述操作方法包括如下步骤：检测与重新启动操作对应的重新启动条件；将重新启动条件与存储在可变电阻存储器中的启动设置条件进行比较，其中，启动设置条件与在重新启动操作之前执行的启动操作对应。所述操作方法还包括：在重新启动操作，当重新启动条件与启动设置条件之差包含在预定误差范围内时，利用在启动操作期间设置在可变电阻存储器中的启动信息。
在示例实施例中，将重新启动条件与启动设置条件进行比较的步骤包括：将重新启动操作时的温度信息、电压信息和时间信息中的一个与启动操作时的温度信息、电压信息和时间信息中的一个进行比较。
在示例实施例中，利用启动信息的步骤包括：从可变电阻存储器读取模式寄存器设置（MRS）设置信息；将读取的MRS设置信息存储在模式寄存器设置器中。
在示例实施例中，利用启动信息的步骤包括：从可变电阻存储器读取延迟锁定环路（DLL）锁定信息；将读取的DLL锁定信息传送至DLL电路。
在示例实施例中，利用启动信息的步骤包括：从可变电阻存储器读取命令/地址（C/A）训练代码；将读取的C/A训练代码存储在与C/A训练测试逻辑对应的寄存器中。
在示例实施例中，利用启动信息的步骤包括：从可变电阻存储器读取输入/输出数据（DQ）校准代码；将读取的DQ校准代码存储在与DQ校准测试逻辑对应的另一寄存器中。
附图说明
通过下面结合附图的描述，上述和其它对象和特征将会变得清楚，其中，贯穿各幅图，除非另有指定，否则同样的标号指示同样的部件。
图1是示意性示出根据本发明构思的实施例的存储器系统的框图。
图2是示出图1中示出的存储器系统的实施例的框图。
图3和图4是示出图2中示出的存储器系统的操作的流程图。
图5是示出图2中示出的存储器单元阵列（memory cell array）的结构的示图。
图6是示出根据本发明构思的另一实施例的图2中示出的存储器单元阵列的结构的示图。
图7是示出根据本发明构思的实施例的存储器单元的示图。
图8和图9是示出限定存储在其内的数据的可变电阻元件的磁化方向的示图。
图10是示出STT-MRAM的写入操作的示图。
图11和图12是示出根据本发明构思的实施例的STT-MRAM的可变电阻元件的示图。
图13是示出根据本发明构思的另一实施例的STT-MRAM的可变电阻元件的示图。
图14和图15是示出根据本发明构思的又一实施例的STT-MRAM可变电阻元件的示图。
图16是示意性示出根据本发明构思的另一实施例的存储器系统的框图。
图17和图18是示出图16中示出的存储器系统的操作方法的流程图。
图19A和图19B是示意性示出根据本发明构思的另一实施例的存储器系统的示图。
图20和图21是示出图19A和图19B中示出的存储器系统的操作方法的流程图。
图22是示意性示出根据本发明构思的另一实施例的存储器系统的框图。
图23是示意性示出图1中示出的存储器系统的应用的框图。
图24是示意性示出根据本发明构思的另一实施例的存储器系统的框图。
图25是示出图24中示出的控制器的框图。
图26是示意性示出包括根据本发明构思的实施例的存储器系统的计算系统的框图。
图27是示意性示出根据本发明构思的实施例的存储器系统的另一应用的框图。
具体实施方式
将参照附图详细地描述实施例。但是，可以以各种不同方式实现本发明构思，并且本发明构思不应被理解为仅限于示出的实施例。相反，作为示例提供这些实施例，使得本公开将是完整和全面的，并将把本发明构思的想法充分传达给本领域技术人员。因此，针对本发明构思的一些实施例，没有描述已知的工艺、元件和技术。除非另有指出，否则同样的标号贯穿附图和文字描述指示同样的元件，因此将不重复描述。在附图中，为了清楚可夸大层或区域的尺寸或相对尺寸。
应该理解的是，尽管在这里可使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语的限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可被称作第二元件、组件、区域、层或部分。
为了便于描述，在这里可使用空间相对术语，如“在…之下”、“在…下方”、“下面的”、“在…下”、“在…上方”、“上面的”等，用来描述如在图中所示的一个元件或特征与其它元件或特征的关系。应该理解的是，空间相对术语意在包含除了在附图中描述的方位之外的装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则描述为“在”其它元件或特征“下方”或“之下”或“下”的元件随后将被定位为“在”其它元件或特征“上方”。因而，术语“在…下方”和“在…下”可包括“在…上方”和“在…下方”两种方位。所述装置可被另外定位（旋转90度或者在其它方位），并对在这里使用的空间相对描述符做出相应的解释。另外，应该理解，当一个层被称作在两个层“之间”时，这个层可以是这两个层之间唯一的层，或者还可存在一个或多个中间层。
这里使用的术语仅为了描述特定实施例的目的，而不意图限制本发明构思。如这里所使用的，除非上下文另外明确指出，否则单数形式“一个（种）”和“该（所述）”也意图包括复数形式。还应理解的是，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。如在这里使用的，术语“和/或”包括一个或多个相关所列项的任意组合和所有组合。此外，术语“示例性”意图表示示例或示意。
应该理解的是，当元件或层被称作“在”另一元件或层“上”、“连接到”或“结合到”另一元件或层、或者“与”另一元件或层“相邻”时，该元件或层可以直接在另一元件或层上、直接连接或结合到另一元件或层、或者与另一元件或层直接相邻，或者，可以存在中间元件或中间层。相反，当元件被称作“直接在”另一元件“上”、“直接连接到”或“直接结合到”另一元件或层、或者“与”另一元件或层“直接相邻”时，不存在中间元件或中间层。
除非另有定义，否则这里使用的所有术语（包括技术术语和科学术语）具有与本发明构思所属领域的普通技术人员之一所通常理解的意思相同的意思。还将理解的是，除非这里明确定义，否则术语（诸如在通用字典中定义的术语）应该被解释为具有与相关领域的环境和/或本说明书中它们的意思一致的意思，而将不以理想的或者过于正式的含义来解释它们。
图1是示意性示出根据本发明构思的实施例的存储器系统的框图。
根据本发明构思的实施例的存储器系统1000可在启动信息（bootinginformation）被设置时在可变电阻存储器中存储启动信息。当系统被重新启动时，存储器系统1000可使用存储在可变电阻存储器中的启动信息执行重新启动操作。可变电阻存储器的读取操作的执行速度可以比闪速存储器的读取操作的执行速度快。因此，存储器系统1000可相对快速地执行重新启动操作。
参照图1，存储器系统1000可包括控制器1100和非易失性存储器装置1200。
控制器1100可电连接到非易失性存储器装置1200，并且可将信号发送到非易失性存储器装置1200和从非易失性存储器装置1200接收信号。例如，在写入操作中，控制器1100可从主机接收写入数据，并将写入数据传送到非易失性存储器装置1200。在读取操作，控制器1100可接收从非易失性存储器装置1200读取的数据，并将读取的数据传送给主机。
一旦启动信息被设置，则控制器1100可控制非易失性存储器装置1200，使得设置的启动信息被存储在非易失性存储器装置1200的可变电阻存储器中。此外，一旦系统被重新启动，则控制器1100可确定是否使用存储在可变电阻存储器的启动信息执行重新启动操作。
控制器1100可将存储在可变电阻存储器的启动信息被设置时的条件与系统重新启动的条件进行比较，并基于比较可确定是否使用存储在可变电阻存储器的启动信息执行重新启动操作。控制器1100可包括决定单元1110和条件感测单元1120。
条件感测单元1120可感测启动信息被设置时的条件。例如，条件感测单元1120可感测当启动信息被设置时的诸如温度、电压、时间等的条件。条件感测单元1120可将启动信息被设置时的条件提供给决定单元1110。为了便于描述，启动信息被设置时的条件可被称作启动设置条件。
条件感测单元1120还可感测系统重新启动时的条件。与启动信息被设置的情况相似，例如，条件感测单元1120可感测诸如温度、电压、时间等的条件。条件感测单元1120可将系统重新启动时的条件提供给决定单元1110。为了便于描述，系统重新启动时的条件可被称作重新启动条件。
决定单元1110可从条件感测单元1120接收启动设置条件和重新启动条件。决定单元1110可将启动设置条件与重新启动条件进行比较，以确定是否使用存储在非易失性存储器装置1200的可变电阻存储器中的启动信息执行重新启动操作。
当存在使用存储在非易失性存储器装置1200的可变电阻存储器中的启动信息执行重新启动操作的需要时，控制器1100可从非易失性存储器装置1200接收存储在可变电阻存储器中的启动信息，并可使用接收的启动信息执行重新启动操作。
非易失性存储器装置1200可包括可变电阻存储器阵列1210。可变电阻存储器阵列1210可包括多个存储器单元。可使用相同类型的存储器元件或不同类型的存储器元件来实现所述多个存储器单元。
例如，多个存储器单元可由可变电阻存储器单元形成。作为另一示例，所述多个存储器单元中的一些可由可变电阻元件形成，而其它的可由闪速存储器单元形成。
可变电阻存储器阵列1210可包括启动信息存储区域1211。启动信息存储区域1211可由可变电阻元件形成，且可被用于存储启动信息。
例如，在根据控制器1100的控制存储启动信息的情况下，启动信息可被存储在启动信息存储区域1211。作为另一示例，如果根据控制器1100的控制更新启动信息，则更新的启动信息可存储在启动信息存储区域1211。在这种情况下，先前的启动信息可被更新的启动信息覆写。
启动信息存储区域1211可被用于存储启动设置条件。例如，在根据控制器1100的控制设置启动信息的情况下，启动信息被设置时的启动设置条件（诸如，温度、时间、电压等）可被存储在启动信息存储区域1211。
当存储器系统1000被重新启动时，存储在启动信息存储区域1211的启动设置条件可被提供给控制器1100的决定单元1110。此外，由条件感测单元1120感测的重新启动条件可被提供给决定单元1110。如果启动设置条件和重新启动条件之差包含在预定范围内，则决定单元1110可控制非易失性存储器装置1210和控制器1100使用存储在启动信息存储区域1211的启动信息执行重新启动操作。因此，存储器系统1000可相对快速地执行重新启动操作。
图2是示出图1中示出的存储器系统的实施例的框图。在图2中，描述了启动信息的模式寄存器设置（MRS：Mode Register Set）信息存储在非易失性存储器并且使用存储的MRS信息执行重新启动操作的示例。参照图2，存储器系统2000可包括控制器2100和非易失性存储器装置2200。
控制器2100可将信号和数据发送到非易失性存储器装置2200并从非易失性存储器装置2200接收信号和数据。在MRS信息被设置的情况下，控制器2100可控制非易失性存储器装置2200使得MRS信息被存储在非易失性存储器装置2200的可变电阻存储器中。在重新启动操作被执行的情况下，控制器2100可控制非易失性存储器装置2200使用存储在可变电阻存储器中的MRS信息执行重新启动操作。控制器2100可包括决定单元2110和条件感测单元2120。
条件感测单元2120可包括温度传感器2121、计时器2122和电压传感器2123，并且可感测当MRS信息被设置时的条件（诸如，温度、时间和电压）。例如，条件感测单元2120的温度传感器2121可感测启动信息被设置时的外部温度或者感测存储器系统2000的温度。计时器2122可检查启动信息被设置时的时间，并且电压传感器2123可感测当启动信息被设置时从外部装置提供的电压的电平。为了便于描述，MRS信息被设置时的温度条件、时间条件和电压条件可被称作MRS设置条件。
此外，条件感测单元2120可感测系统重新启动时的温度条件、时间条件和电压条件。例如，温度传感器2121、计时器2122和电压传感器2123可分别感测外部温度（或存储器系统2000的温度）、时间和外部电压电平。如前所述，为了便于描述，在重新启动时由条件感测单元2120感测的条件可被称作重新启动条件。
一旦MRS信息被设置，则决定单元2110可将MRS写入命令MRS_cmd传送至非易失性存储器装置2200，使得MRS信息被存储在存储器单元阵列2210的启动信息存储区域2211。
一旦MRS信息被设置，决定单元2110可从条件感测单元2120接收MRS设置条件以控制非易失性存储器装置2200，使得MRS设置条件被存储在存储器单元阵列2210的启动信息存储区域2211。
在重新启动时，决定单元2110可从非易失性存储器装置2200接收MRS设置条件，以及从条件感测单元2120接收重新启动条件。决定单元2110可将MRS设置条件与重新启动条件进行比较，以决定是否使用存储在存储器单元阵列2210的启动信息存储区域2211的MRS信息执行重新启动操作。
例如，在MRS设置条件和重新启动条件之差包含在预定误差范围内的情况下，决定单元2110可控制非易失性存储器装置2200使用存储在启动信息存储区域2211的MRS信息执行重新启动操作。为了便于描述，使用存储在启动信息存储区域2211的MRS信息执行的重新启动操作可被称作热启动。
作为另一示例，在MRS设置条件和重新启动条件之差没有包含在预定误差范围内的情况下，决定单元2110可控制非易失性存储器装置2200新设置MRS信息。例如，通过新设置MRS信息执行的重新启动操作可被称作冷启动。
如上所述，在重新启动条件和启动设置条件之差不在预定误差范围（即，在值上相互不能充分接近）的情况下执行冷启动。这是因为如果重新启动时的条件与启动信息被存储时的条件极大地不同，则存储在可变电阻存储器中的启动信息可能变得不可靠。本发明构思不受条件或正被监控的条件所限制。在上面给出的示例中，监控的条件是温度、供应电压和时间（即，重新启动与之前存储启动信息之间的流逝时间）中的一个或多个。本发明构思也不受预定误差范围的特定值限制。例如，温度的可接受范围可由芯片设计者基于包括操作环境在内的各种因素容易地确定。相似的，供电电压的可接受变化和/或时间的可接受流逝是可以由设计者容易确定的变量。
根据本发明构思的实施例的存储器系统2000可通过在MRS设置条件与重新启动条件之差包含在预定误差范围时执行热启动，来相对快速地执行重新启动操作。MRS信息可被存储在可变电阻存储器，且对于可变电阻存储器的读取操作可以比其它类型的非易失性存储器的读取操作快。因此，存储器系统2000可相对快速地执行重新启动操作。
继续参照图2，非易失性存储器装置2200可包括存储器单元阵列2210、解码器2220、写入驱动器2230、感测放大器2240、逻辑控制器（CTRL）2250和模式寄存器设置器2260。
存储器单元阵列2210可包括多个块BLK1至BLKn，每个块包括多个均存储数据的存储器单元。存储器单元阵列2210可包括启动信息存储区域2211，该启动信息存储区域2211用于存储MRS信息和MRS设置条件。
在示例实施例中，存储器单元阵列2210可由可变电阻元件形成。为了支持快速启动速度，存储器单元阵列2210的启动信息存储区域的存储器单元可通过可变电阻元件实现。例如，存储器单元阵列2210的存储器单元可通过自旋转移矩磁电阻式随机存取存储器（STT-MRAM）单元实现。
在存储器单元由STT-MRAM单元实现的情况下，它们可分别包括磁隧道结（magnetic tunnel junction）元件（以下，称作可变电阻元件），每一个磁隧道结元件具有磁性材料。稍后，将参照图5至图15更加充分描述存储器单元阵列2210中的存储器单元的示例。
解码器2220可连接到存储器单元阵列2210，并且可选择字线或位（bit）线。例如，如果MRS信息存储在存储器单元阵列2210的启动信息存储区域2211，则解码器2220可选择与将要存储MRS信息的存储器单元连接的字线和位线。
在写入操作，写入驱动器2230可经由位线将与写入请求的数据对应的写入电流提供给存储器单元阵列。在读取操作，写入驱动器2230可经由位线将读取电流提供给存储器单元阵列2210。
在读取操作，感测放大器2240可经由位线接收数据电压以放大接收的数据电压。感测放大器2240可被构造为包括多个感测放大器电路，以感测和放大数据电压。例如，每个感测放大器电路可将数据电压与参照电压进行比较，以作为数字数据信号输出比较结果。
逻辑控制器2250可响应于控制器2100的决定单元2110的请求而控制非易失性存储器装置2200，以将MRS信息存储在存储器单元阵列2210的启动信息存储区域2211。
例如，逻辑控制器2250可解码出由决定单元2110提供的MRS写入命令MRW_cmd，以产生MRS代码MRS_code。逻辑控制器2250可控制非易失性存储器装置2200，使得MRS代码MRS_code分别存储在模式寄存器设置器2260和启动信息存储区域2211。在这种情况下，逻辑控制器2250可将从控制器2100提供的MRS设置条件与MRS代码MRS_code一起存储在启动信息存储区域2211。
逻辑控制器2250可响应于控制器2100的决定单元2110的请求而控制非易失性存储器装置2200，以使用存储在启动信息存储区域2211的MRS信息执行重新启动操作。
例如，逻辑控制器2250可响应于来自决定单元2110的热启动命令WB_cmd而执行热启动操作。在这种情况下，存储在启动信息存储区域2211的MRS代码MRS_code可被读取，读取的MRS代码MRS_code可被存储在模式寄存器设置器2260。模式寄存器设置器2260可存储在启动时输入的MRS代码MRS_code。
如上所述，根据本发明构思的实施例的存储器系统可经由热启动操作相对快速地执行重新启动操作。以下，将更加充分描述支持热启动操作的存储器系统2000的操作方法。
图3和图4是示出图2中示出的存储器系统的操作的流程图。首先，将描述MRS信息被存储在可变电阻存储器中的存储器系统2000的操作方法。然后，将描述用于使用存储在可变电阻存储器中的MRS信息执行热启动操作的存储器系统2000的操作方法。
将参照图2描述图3和图4中的存储器系统2000的操作方法。图2中描绘的实线箭头涉及MRS信息存储在可变电阻存储器中的实施例。图2中描绘的虚线箭头涉及使用存储在可变电阻存储器中的MRS信息执行的热启动操作。
参照图3，在操作S111，可检测MRS设置条件。例如，条件感测单元2120可感测MRS设置条件（诸如，温度、时间、电压等），以将关于MRS设置条件的信息提供给决定单元2110（参照图2中的（1））。
在操作S112，可将MRS写入命令MRW_cmd提供给非易失性存储器装置2200。例如，决定单元2110可将MRW_cmd提供给逻辑控制器2250（参照图2中的（2））。在这种情况下，决定单元2110可将关于MRS设置条件的信息与MRW_cmd一起提供给逻辑控制器2250。
在操作S113，可以产生MRS代码MRS_code。在操作S114，可将MRS代码MRS_code存储在模式寄存器设置器2260和启动信息存储区域2211。例如，逻辑控制器2250可对MRS写入命令MRW_cmd进行解码以产生MRS代码MRS_code，并且可将MRS代码MRS_code分别存储在模式寄存器设置器2260和启动信息存储区域2211（参照图2中的（3）和（4））。在这种情况下，逻辑控制器2250可将关于MRS设置条件的信息与MRS代码MRS_code一起存储在启动信息存储区域2211。
参照图4，在操作S121，可检测重新启动条件。例如，条件感测单元2120可感测重新启动条件（诸如，温度、时间、电压等），以将关于重新启动条件的信息提供给决定单元2110（参照图2中的（a））。
在操作S122，可以将重新启动条件与MRS设置条件进行比较。在操作S123，可确定重新启动条件与MRS设置条件之差是否包含在预定误差范围内。例如，决定单元2110可将重新启动条件与MRS设置条件进行比较，以确定重新启动条件与MRS设置条件之差是否在预定误差范围内。在这种情况下，决定单元2110可从启动信息存储区域2211接收与MRS设置条件相关联的信息。
在重新启动条件与MRS设置条件之差在预定误差范围内的情况下，在操作S124，可将热启动命令WB_cmd提供给非易失性存储器装置2200。例如，在重新启动条件和MRS设置条件之差在预定误差范围内的情况下，决定单元2110可将热启动命令WB_cmd提供给逻辑控制器2250（参照图2中的（b））。在这种情况下，逻辑控制器2250可响应于热启动命令WB_cmd而控制非易失性存储器装置2200，使得执行随后的热启动操作。
在操作S125，可执行对于存储在启动信息存储区域2211的MRS代码MRS_code的读取操作。即，感测放大器2240可读取存储在启动信息存储区域2211的MRS代码MRS_code（参照图2中的（c））。
在操作S126，可将读取的MRS代码MRS_code存储在模式寄存器设置器2260。即，由感测放大器2240读取的MRS代码MRS_code可被传送至模式寄存器设置器2260，并且模式寄存器设置器2260可存储MRS代码MRS_code（参照图2中的（d））。
结果，根据本发明构思的实施例的存储器系统2000可通过执行热启动操作跳过MRS信息设置操作。因此，存储器系统2000可相对快速地执行重新启动操作。
在重新启动条件和MRS设置条件之差没有包含在预定误差范围内的情况下，在操作S127，可执行冷启动操作。在这种情况下，可以与图3中描述的操作S112至S114相似的方式来执行冷启动操作。在这种情况下，重新启动条件可替换先前启动操作时感测的MRS设置条件。例如，重新启动条件可覆写存储在启动信息存储区域2211的MRS设置条件。此外，先前启动操作的执行时设置的MRS代码可被重新启动操作的执行时新设置的MRS代码替换。例如，新设置的MRS代码可覆写存储在启动信息存储区域2211的先前设置的MRS代码。
图5是示出图2中示出的存储器单元阵列的结构的示图。在图5中，示出了图2中示出的存储器单元阵列2210的块。为了便于描述，假设图5中的块BLKi与四个位线BL1至BL4连接。
参照图5，块BLKi可包括多个存储器单元MC。每一个存储器单元MC可包括可变电阻元件VR和单元晶体管CT。即使电流（或电压）被阻断，可变电阻元件VR可维持电阻值。即，可变电阻元件VR可具有非易失性特性。
可变电阻元件VR可通过各种元件实现。例如，可变电阻元件VR可通过STT-MRAM元件实现。作为另一示例，可变电阻元件VR可通过使用相变材料的相变随机存取存储器（PRAM）、使用复合金属氧化物的可变电阻材料的电阻式随机存取存储器（RRAM）或使用铁磁性材料的磁性随机存取存储器（MRAM）而实现。
单元晶体管CT的栅极可以与字线连接。单元晶体管CT可通过经由字线提供的信号被导通或截止。单元晶体管CT的漏极可连接到可变电阻元件VR，且单元晶体管CT的源极连接到源极线SL。
例如，存储器单元MC的单元晶体管CT的所有源极可以与同一源极线连接。作为另一示例，存储器单元MC的单元晶体管CT的源极可以与不同的源极线连接。
图6是示出根据本发明构思的另一实施例的图2中示出示的存储器单元阵列的结构的示图。
如图6所示，存储器单元阵列2210的块BLKi可被构造为四个不同的存储器单元MC共享一条源极线SL。另外，图6的块BLKi的其余结构可以与图5中示出的结构相似，因此省略对其的进一步描述。
图7是示出根据本发明构思的实施例的存储器单元的示图。在图7中，示出了存储器单元MC通过STT-MRAM单元实现的示例。
存储器单元MC可包括可变电阻元件VR和单元晶体管CT。单元晶体管CT的栅极可以与字线（例如，第一字线WL1）连接。单元晶体管CT的一个电极可经由可变电阻元件VR与位线（例如，第一位线BL1）连接，单元晶体管CT的另一个电极可以与源极线（例如，第一源极线SL1）连接。
可变电阻元件VR可包括钉扎层（pinned layer）13、自由层11和插入在钉扎层13与自由层11之间的隧道层12。钉扎层13的磁化方向可以是固定的，自由层11的磁化方向可根据条件与钉扎层13的磁化方向相同或相反。例如，还可设置反铁磁性（anti-ferromagnetic）层（未示出）以固定钉扎层13的磁化方向。
存储在可变电阻元件VR的数据可根据在偏置条件下测量的电阻值而确定，其中，所述偏置条件为将逻辑高电压施加到字线WL1以导通单元晶体管CT且沿从位线BL1至源极线的方向提供读取电流。
为了执行STT-MRAM的写入操作，逻辑高电压可被施加到字线WL1以导通单元晶体管CT，且在位线BL1与源极线之间提供写入电流。
图8和图9是示出用以限定存储在其中的数据的可变电阻元件的不同磁化方向的示图。
可变电阻元件VR的电阻值可根据自由层11的磁化方向而变化。如果读取电流I被提供给可变电阻元件VR，则与可变电阻元件VR的电阻值对应的数据电压可被输出。由于读取电流I的强度小于写入电流的强度，所以自由层11的磁化方向可以不通过读取电流I而改变。
参照图8，自由层11的磁化方向可以与钉扎层13的磁化方向平行。在这种情况下，可变电阻元件VR可具有指示数据“0”的小电阻值。
参照图9，自由层11的磁化方向可以与钉扎层13的磁化方向反平行。在这种情况下，可变电阻元件VR可具有指示数据“1”的大电阻值。
在图8和图9中，MTJ单元的自由层11和钉扎层13示出为水平磁性元件。但是，本发明构思不限于此。作为另一示例，自由层11和钉扎层13可使用垂直磁性元件而实现。
图10是用于描述STT-MRAM的写入操作的示图。
参照图10，自由层11的磁化方向可根据写入电流WC1和WC2的方向而决定。例如，如果提供第一写入电流WC1，则与钉扎层13具有相同的自旋方向的自由电子可将转矩作用于自由层11。在这种情况下，自由层11可被磁化为与钉扎层13平行。
如果提供第二写入电流WC2，则与钉扎层13具有相反的自旋方向的自由电子可将转矩作用于自由层11。在这种情况下，自由层11可被磁化为与钉扎层13反平行。即，自由层11的磁化方向可通过自旋转移矩（STT）而改变。
图11和图12是示出根据本发明构思的实施例的STT-MRAM的可变电阻元件的示图。在磁化方向相互平行的可变电阻元件中，电流方向可基本垂直于易磁化轴。
参照图11，可变电阻元件VR可包括自由层21、隧道层22、钉扎层23和反铁磁层24。
自由层21可包括具有可变磁化方向的材料。自由层21的磁化方向可通过从存储器单元的内部和/或外部提供的电/磁因素而改变。
自由层21可包括铁磁性材料，所述铁磁性材料包括Co、Fe和Ni中的至少一种。例如，自由层24可包括从FeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO和Y3Fe5O12的组中选择的至少一种。
隧道层22可具有比自旋扩散距离（spin diffusion distance）薄的厚度。隧道层22可包括非磁性材料。作为示例，隧道层22可包括从Mg、Ti、Al、MgZn和MgB的混合物、Ti和V的氮化物的组中选择的至少一种。
钉扎层23可具有由反铁磁层24固定的磁化方向。钉扎层23可包括铁磁性材料。例如，钉扎层23可包括从CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO和Y3Fe5O12的组中选择的至少一种。
反铁磁层24可包括反铁磁性材料。例如，反铁磁层24可包括从PtMn、IrMn、MnO、MnS、MnTe、MnF2、FeCl2、FeO、C Cl2、CoO、NiCl2、NiO和Cr的组中选择的至少一种。
参照图12，钉扎层33可由合成反铁磁性（SAF）材料形成。钉扎层33可包括第一铁磁层33_1、耦合层33_2和第二铁磁层33_3。第一和第二铁磁层中的每一个可包括从CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO和Y3Fe5O12的组中选择的至少一种。
此时，第一铁磁层33_1的磁化方向和第二铁磁层33_3的磁化方向可不同且固定。耦合层33_2可包括Ru。
图13是示出根据本发明构思的另一实施例的STT-MRAM的可变电阻元件的示图。在磁化方向相互垂直的可变电阻元件中，电流方向和易磁化轴可基本相互平行。参照图13，可变电阻元件VR可包括自由层41、钉扎层43和隧道层42。
电阻值可在自由层41的磁化方向和钉扎层43的磁化方向平行时变小，可在自由层41的磁化方向和钉扎层43的磁化方向反平行时变大。数据可根据电阻值而存储。
为了实现磁化方向垂直的可变电阻元件VR，期望使用具有大的磁各向异性能的材料形成自由层41和钉扎层43。具有大的磁各向异性能的材料可包括非晶稀土元素合金、多层薄膜（诸如(Co/Pt)n或(Fe/Pt)n）和具有L10晶体结构的材料。
例如，自由层41可以是有序合金，且可包括Fe、Co、Ni、Pa和Pt中的至少一种。例如，自由层41可包括Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金和Co-Ni-Pt合金中的至少一种。所述合金可以是Fe50Pt50、Fe50Pd50、Co50Pd50、Co50Pt50、Fe30Ni20Pt50、Co30Fe20Pt50或Co30Ni20Pt50。
钉扎层43可以是有序合金，且可包括Fe、Co、Ni、Pa和Pt中的至少一种。例如，钉扎层43可包括Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金和Co-Ni-Pt合金中的至少一种。所述合金可以是Fe50Pt50、Fe50Pd50、Co50Pd50、Co50Pt50、Fe30Ni20Pt50、Co30Fe20Pt50或Co30Ni20Pt50。
图14和图15是示出根据本发明构思的又一实施例的STT-MRAM的可变电阻元件的示图。双可变电阻元件可具有隧道层和钉扎层基于自由层布置在两端的结构。
参照图14，形成水平磁场的双可变电阻元件可包括第一钉扎层51、第一隧道层52、自由层53、第二隧道层54和第二钉扎层55。形成各个层的材料可以与图11中的层21、22和23的材料相同或相似。
如果第一钉扎层51的磁化方向和第二钉扎层55的磁化方向被固定为相反方向，则第一钉扎层51和第二钉扎层55的磁力可能会偏移。因此，可使用量比其它可变电阻元件的电流的量小的的电流来对双可变电阻元件进行写入。
由于双可变电阻元件在读取操作时通过第二隧道层54提供较大电阻值，所以能够精确地获得数据值。
参照图15，形成垂直磁场的双可变电阻元件可包括第一钉扎层61、第一隧道层62、自由层63、第二隧道层64和第二钉扎层65。形成各个层材料可以与图13中的层41、42和43的材料相同或相似。
如果第一钉扎层61的磁化方向和第二钉扎层65的磁化方向被固定为相反方向，则第一钉扎层61和第二钉扎层65的磁力可能会偏移。因此，可使用量比其它可变电阻元件的电流量小的电流对双可变电阻元件60进行写入。
如参照图5至图15所述，根据本发明构思的实施例的存储器系统2000可使用可变电阻元件VR作为存储元件。可变电阻元件的速度可以比其它类型的非易失性存储器（诸如，闪速存储器）的读取速度快。因此，如参照图2所述，在执行热启动操作的情况下，存储在启动信息存储区域2211的MRS信息可被快速地载入到模式寄存器设置器2260。
此外，由于在热启动操作时跳过MRS信息设置操作，所以存储器系统2000可更快速地执行重新启动操作。
图16是示意性示出根据本发明构思的另一实施例的存储器系统的框图。将参照图16描述启动信息的延迟锁定环路（DLL）信息存储在可变电阻存储器且使用所述DLL信息执行重新启动操作的实施例。
图16所示的存储器系统3000可以与图2所示的存储器系统相似，下面的描述主要限于图16所示的存储器系统3000和图2所示的存储器系统2000之间的不同点。为了避免冗余，下面省略了对存储器系统2000和3000的相同或相似的部件和操作的描述。
参照图16，存储器系统3000可包括控制器3100和非易失性存储器装置3200。控制器3100可包括决定单元3110和条件感测单元3120。非易失性存储器装置3200可包括存储器单元阵列3210、解码器3220、写入驱动器3230、感测放大器3240、逻辑控制器（CTRL）3250和DLL电路3260。
与图2中示出的存储器系统2000不同，存储器系统300可被构造为DLL信息被存储在存储器单元阵列3210的启动信息存储区域3211。在执行热启动操作的情况下，存储器系统3000可从存储器单元阵列3210的启动信息存储区域3211读取DLL信息以将DLL信息传送至DLL电路3260。因此，在启动时，存储器系统3000可跳过DLL锁定操作以相对快速地执行重新启动操作。
图17和图18是示出图16所示的存储器系统的操作方法的流程图。将参照图16和图17来描述DLL信息存储在可变电阻存储器中的存储器系统3000的操作方法。将参照图16和图18描述使用存储在可变电阻存储器的DLL信息执行热启动操作的存储器系统3000的操作方法。
图16的实线箭头涉及DLL信息被存储在可变电阻存储器的实施例。图16的虚线箭头涉及使用存储在可变电阻存储器的DLL信息执行的热启动操作。
参照图17，在操作S211，可以检测DLL设置条件。条件感测单元3120可感测温度条件、时间条件和电压条件以将检测结果传送至决定单元3110（参照图16中的（1））。在这种情况下，DLL锁定操作被执行时的温度条件、时间条件和电压条件可被称作DLL设置条件。
在操作S212，可以将DLL锁定命令DLL_cmd提供给非易失性存储器装置3200。例如，决定单元3110可将DLL锁定命令DLL_cmd提供给逻辑控制器3250（参照图16中的（2））。在这种情况下，决定单元3110可将关于DLL设置条件的信息和DLL锁定命令DLL_cmd一起提供给逻辑控制器3250。
在操作S213，可以执行DLL锁定操作以产生DLL锁定代码DLLLocking_code。即，逻辑控制器3250可响应于DLL锁定命令DLL_cmd而将锁定开始命令STRT_cmd传送至DLL电路3260（参照图6中的（3）），并且DLL电路3260可响应于锁定开始命令STRT_cmd而执行DLL锁定操作。如果DLL锁定操作完成，则DLL电路3260可产生DLL锁定代码DLLLocking_code。这里，DLL锁定代码DLL Locking_code可表示DLL锁定所需的信息（例如，用于DLL锁定的优化时序信息）。
在操作S214，可以将DLL锁定代码DLL Locking_code存储在启动信息存储区域3211。例如，从DLL电路3260产生的DLL锁定代码DLLLocking_code可通过写入驱动器3230被存储在启动信息存储区域3211（参照图16中的（4））。在这种情况下，逻辑控制器3250可将关于DLL设置条件的信息和DLL锁定代码DLL Locking_code一起存储在启动信息存储区域3211。
参照图18，在操作S2221，可以检测重新启动条件。例如，条件感测单元3120可感测重新启动条件（诸如，温度、时间、电压等），并且可以将关于重新启动条件的信息提供给决定单元31110（参照图16中的（a））。
在操作S222，可以将重新启动条件与DLL设置条件相比较。在操作S223，可确定重新启动条件与DLL设置条件之差是否包含在在预定误差范围内。例如，决定单元3110可将重新启动条件与DLL设置条件相比较，以确定重新启动条件与DLL设置条件之差是否包含在在预定误差范围内。在这种情况下，决定单元3110可从重新启动信息存储区域3211接收与DLL设置条件相关联的信息。
在重新启动条件与DLL设置条件之差在预定误差范围内的情况下，在操作S224，可以将热启动命令WB_cmd提供给非易失性存储器装置3200。例如，在重新启动条件和DLL设置条件之差在预定误差范围内的情况下，决定单元3110可将热启动命令WB_cmd提供给逻辑控制器3250（参照图16中的（b））。在这种情况下，逻辑控制器3250可控制非易失性存储器装置3200执行操作S225和S226。
在操作S225，可从启动信息存储区域3211读取DLL锁定代码DLLLocking_code。例如，可以读取存储在启动信息存储区域3211的DLL锁定代码DLL Locking_code（参照图16中的（c））。
在操作S226，可以将DLL锁定代码DLL Locking_code传送至DLL电路3260。例如，可以将DLL锁定代码DLL Locking_code从感测放大器3240传送至DLL电路3260（参照图16中的（d））。
在执行热启动操作的情况下，DLL电路3260可从启动信息存储区域3211接收DLL锁定代码DLL Locking_code。因此，DLL电路3260可快速执行DLL锁定操作，而无需迭代地执行用于DLL锁定的循环。这会意味着相对快速地执行重新启动操作。
在重新启动条件与DLL设置条件之差不在预定误差范围内的情况下，在操作S227，可执行冷启动操作。所述冷启动操作可以与在图17中示出的操作S212至S214中描述的方式相同或基本相同的方式执行。
图19A和图19B是示出根据本发明构思的另一实施例的存储器系统的示图。将参照图19A和图19B描述启动信息的命令/地址（C/A）训练信息或DQ校准信息存储在可变电阻存储器且使用所述C/A训练信息或DQ校准信息执行重新启动操作的实施例。
图19A和图19B的存储器系统4000可以与图2所示的存储器系统2000相似。例如，图19A中的控制器4100可以与图2中示出的控制器2100相似，并且图19B中示出的非易失性存储器装置4200可以与图2中的非易失性存储器装置2000相似。下面的描述主要集中在存储器系统4000与2000之间的不同之处，并且为了避免冗余，在下文不会再描述相同或相似的组件和操作。
参照图19A，控制器4100可包括决定单元4100、条件感测单元4120、C/A训练测试逻辑控制器4130、第一寄存器4140、DQ校准测试逻辑控制器4150、第二寄存器4160和存储器接口4170。
条件感测单元4120可感测当C/A训练操作或DQ校准操作执行时的条件（诸如，温度、时间和电压等），并且可将感测结果提供给决定单元4110。为了便于描述，当C/A训练操作或DQ校准操作执行时的条件（诸如温度、时间、电压等）可被称作训练设置条件。
决定单元4110可将训练设置条件与重新启动条件进行比较，以根据比较结果选择热启动操作或冷启动操作。
C/A训练测试逻辑控制器4130可从决定单元4110接收训练命令TR_cmd。C/A训练测试逻辑控制器4130可响应于训练命令TR_cmd而执行C/A训练操作。例如，在冷启动操作时，C/A训练测试逻辑控制器4130可从决定单元4110接收训练命令TR_cmd，以执行C/A训练操作。
在C/A训练操作被执行之后，C/A训练测试逻辑控制器4130可产生C/A训练代码CA_TR_code，以将该C/A训练代码CA_TR_code存储在第一寄存器4140。这里，C/A训练代码CA_TR_code可指示C/A训练操作被完成的时间点的信息（例如，时序信息）。
C/A训练测试逻辑4130可向存储器接口4170提供通过C/A训练操作产生的C/A训练代码CA_TR_code。
第一寄存器4140可存储C/A训练代码CA_TR_code。例如，在冷启动操作被执行的情况下，第一寄存器4140可存储从C/A训练测试逻辑4130提供的C/A训练代码CA_TR_code。作为另一示例，当热启动操作被执行时，第一寄存器4140可存储从非易失性存储器装置4200的启动信息存储区域4210（参照图19B）提供的C/A训练代码CA_TR_code。
DQ校准测试逻辑控制器4150可从决定单元4110接收校准命令CM_cmd。DQ校准测试逻辑控制器4150可响应于校准命令CM_cmd而执行DQ校准操作。例如，在冷启动操作被执行的情况下，DQ校准测试逻辑控制器4150可响应于从决定单元4110提供的校准命令CM_cmd而执行DQ校准操作。
在校准操作被执行之后，DQ测试逻辑控制器4150可产生DQ校准代码DQ_CB_code，以将该DQ校准代码DQ_CB_code存储在第二寄存器4160。这里，DQ校准代码DQ_CB_code可指示DQ校准操作被完成的时间点的信息（例如，时序信息）。
DQ校准测试逻辑控制器4150可向存储器接口4170提供通过DQ校准操作而产生的DQ校准代码DQ_CB_code。
第二寄存器4160可存储DQ校准代码DQ_CB_code。例如。在冷启动操作被执行的情况下，第二寄存器4160可存储从DQ校准测试逻辑控制器4150提供的DQ校准代码DQ_CB_code。作为另一示例，当热启动操作被执行时，第二寄存器4160可存储从非易失性存储器装置4200的启动信息存储区域4211提供的DQ校准代码DQ_CB_code。
存储器接口4170可提供控制器4100与非易失性存储器装置4200之间的接口。
参照图19B，非易失性存储器装置4200可包括存储器单元阵列4210、解码器4220、写入驱动器4230、感测放大器4240、逻辑控制器（CTRL）4250和控制器接口4260。
逻辑控制器4250可从控制器接口4260接收C/A训练命令CA_TR_cmd或DQ校准命令DQ_CM_cmd。逻辑控制器4250可响应于C/A训练命令CA_TR_cmd或DQ校准命令DQ_CM_cmd而控制非易失性存储器装置4200，使得C/A训练代码CA_TR_code或DQ校准代码DQ_CB_code被存储在存储器单元阵列4210的启动信息存储区域4211。
在热启动操作被执行的情况下，逻辑控制器4250可从控制器接口4260接收热启动命令WB_cmd。逻辑控制器4250可响应于热启动命令WB_cmd而控制非易失性存储器装置4200读取存储在启动信息存储区域4211的C/A训练代码CA_TR_code或DQ校准代码DQ_CB_code。读取的C/A训练代码CA_TR_code或DQ校准代码DQ_CB_code可经由控制器接口4260提供给控制器4100。
图20和图21示出图19A和图19B中的存储器系统的操作方法的流程图。将参照图20描述将C/A训练信息或DQ校准信息存储在可变电阻存储器的存储器系统4000的操作方法。将参照图21描述使用存储在可变电阻存储器的C/A训练信息或DQ校准信息执行热启动操作的存储器系统4000的操作方法。
图19A和图19BB的实线箭头涉及将C/A训练信息或DQ校准信息存储在可变电阻存储器的实施例。图19A和图19B的虚线箭头涉及使用存储在可变电阻存储器的C/A训练信息或DQ校准信息执行热启动操作的实施例。
参照图20，在操作S311，可以检测训练设置条件。例如，条件感测单元可检测训练设置条件（诸如，电压、温度、时间等），并将检测结果提供给决定单元4110（参照图19A中的（1））。
在操作S312，可以将训练命令TR_cmd提供给C/A训练测试逻辑控制器4130。例如，决定单元4110可将训练命令TR_cmd提供给C/A训练测试逻辑控制器4130（参照图19A中的（2））。
在操作S313，可以执行C/A训练操作。作为C/A训练操作的结果可产生C/A训练代码CA_TR_code。C/A训练测试逻辑控制器4130可响应于训练命令TR_cmd而执行C/A训练操作。在C/A训练操作被执行之后，C/A训练测试逻辑控制器4130可产生C/A训练代码CA_TR_code。
在操作S314，可以将C/A训练代码CA_TR_code提供给第一寄存器4140。例如，C/A训练测试逻辑控制器4130可将C/A训练代码CA_TR_code存储在第一寄存器4140。
在操作S315，可以将C/A训练命令CA_TR_cmd提供给非易失性存储器装置4200。例如，C/A训练测试逻辑控制器4130可向存储器接口4170提供C/A训练命令CA_TR_cmd和C/A训练代码CA_TR_code（参照图19A中的（3）），并且存储器接口4170可向控制器接口4260提供C/A训练命令CA_TR_cmd和C/A训练代码CA_TR_code（参照图19B中的（3））。
在操作S316，可以将C/A训练代码CA_TR_code存储在启动信息区域4211。例如，逻辑控制器4250可响应于C/A训练命令CA_TR_cmd而将C/A训练代码CA_TR_code存储在存储器单元阵列4210的启动信息存储区域4211（参照图19B中的（4）、（5）和（6））。
产生和存储DQ校准代码DQ_CB_code的操作可以与产生和存储C/A训练代码CA_TR_code的操作按相同的方式执行，将在下面对此进行更加充分的描述。
决定单元4110可将校准命令CB_cmd提供给DQ校准测试逻辑控制器4150（参照图19A中的（2））。DQ校准测试逻辑控制器4150可响应于校准命令CB_cmd而执行DQ校准操作。在校准操作被完成之后，DQ校准测试逻辑控制器4150可将DQ校准代码DQ_CB_code存储在第二寄存器4160。
DQ校准测试逻辑控制器4150可向存储器接口4170提供DQ校准命令DQ_CB_cmd和DQ校准代码DQ_CB_code（参照图19A中的（3）），并且存储器接口4170可将DQ校准命令DQ_CB_cmd和DQ校准代码DQ_CB_code提供给控制器接口4260（参照图19B中的（3））。
然后，逻辑控制器4250可响应于DQ校准命令DQ_CB_cmd而将DQ校准代码DQ_CB_code存储在存储器单元阵列的启动信息存储区域4211（参照图19B中的（4）、（5）和（6））。
同时，产生和存储DQ校准代码DQ_CB_code的操作可以与产生和存储C/A训练代码CA_TR_code的操作在相同时间执行。可选择地，产生和存储DQ校准代码DQ_CB_code的操作与产生和存储C/A训练代码CA_TR_code的操作可在不同时间执行。
参照图21，在操作S321，可以检测重新启动条件。例如，条件感测单元4120可检测重新启动条件（诸如，温度、时间、电压等），并且可向决定单元4110提供与重新启动条件相关联的信息（参照图19A中的（a））。
在操作S322，可以将重新启动条件与训练设置条件进行比较。在操作S323，可确定重新启动条件与训练设置条件之差是否包含在预定误差范围内。例如，决定单元4110可将重新启动条件与训练设置条件进行比较，以确定重新启动条件与训练设置条件之差是否包含在预定误差范围内。在这种情况下，决定单元4110可从启动信息存储区域4211接收与训练设置条件相关联的信息。
在重新启动条件和训练设置条件之差在预定误差范围内的情况下，在操作S324，可以将热启动命令WB_cmd提供给非易失性存储器装置4200。例如，如果重新启动条件和训练设置条件在预定误差范围内，则决定单元4110可将热启动命令WB_cmd提供给存储器接口4170（参照图19A中的（b））。存储器接口4170可向控制器接口4260提供热启动命令WB_cmd（参照图19A的（c）），并且控制器接口4260可将热启动命令WB_cmd提供给逻辑控制器4250（参照图19B中的（d））。
在操作S325,可从启动信息存储区域4211读取C/A训练代码CA_TR_code。例如，逻辑控制器4250可响应于热启动命令WB_cmd而控制非易失性存储器装置4200，使得存储在启动信息存储区域4211的C/A训练代码CA_TR_code被读取。在这种情况下，可经由感测放大器4240读取C/A训练代码CA_TR_code（参照图19B中的（e））。
在操作S326，可以将C/A训练代码CA_TR_code传送至控制器4100。例如，C/A训练代码CA_TR_code可被传送至控制器接口4260（参照图19B中的（f）），控制器接口4260可将C/A训练代码CA_TR_code提供给存储器接口4170（参照图19B中的（g））。
在操作S327，可以将C/A训练代码CA_TR_code存储在第一寄存器4140。例如，存储器接口4170可将C/A训练代码CA_TR_code提供给第一寄存器4140（参照图19A中的（h）），第一寄存器4140可存储C/A训练代码CA_TR_code。在热启动被执行的情况下，C/A训练测试逻辑控制器4130可无需执行C/A训练操作而获得C/A训练代码CA_TR_code。
在热启动操作，DQ校准测试逻辑控制器4150可以按照与参照操作S321至S327所描述的方式相同的方式获得DQ校准代码。
在重新启动条件与训练设置条件之差包含在预定误差范围内的情况下，逻辑控制器4250可响应于热启动命令WB_cmd而控制非易失性存储器装置4200，使得DQ校准代码DQ_CB_code被读取。
在这种情况下，可经由感测放大器4240读取DQ校准代码DQ_CB_code（参照图19B中的（e）），并且可以将DQ校准代码DQ_CB_code提供给控制器接口4260（参照图19B中的（f））。控制器接口4260可将DQ校准代码DQ_CB_code提供给存储器接口4170（参照图19B中的（g））。然后，存储器接口4170可将DQ校准代码DQ_CB_code提供给第二寄存器4160（参照图19B中的（h）），并且第二寄存器4160可存储DQ校准代码DQ_CB_code。
在热启动操作被执行的情况下，DQ校准测试逻辑4150可无需执行DQ校准操作而获得DQ校准代码。
结果，存储器系统4000可通过跳过C/A训练操作和DQ校准操作而相对快速地执行重新启动操作。
图22是示意性示出根据本发明构思的另一实施例的存储器系统的框图。图22所示的存储器系统5000与图1所示的存储器系统1000相似，为了避免冗余，下面的描述主要集中在存储器系统1000与存储器系统5000之间的不同之处。
参照图22，存储器系统5000可包括控制器5100和非易失性存储器装置5200。控制器5100可包括决定单元5100和条件感测单元5120，非易失性存储器装置5200可包括存储器阵列5210。
存储器阵列5210可包括可变电阻存储器阵列和闪速存储器阵列。即，与图1中示出的存储器阵列不同，图22中示出的存储器阵列5210可通过不同类型的存储器单元而实现。
在图22中，示例性示出了存储器阵列5210由可变电阻存储器和闪速存储器形成的示例。但是，本发明构思不限于此。闪速存储器可被其它类型的存储器（诸如，PRAM、RRAM等）所代替。
图23是示意性示出图1所示的存储器系统的应用的框图。假设的是参照图1至图22所描述的非易失性存储器装置由一个非易失性存储器芯片形成。但是，本发明构思不限于此。例如，本发明构思可被应用于使用多个非易失性存储器芯片的情况。
参照图23，存储器系统6000可包括控制器6100和存储装置6200。存储装置6200可包括多个非易失性存储器芯片，所述多个非易失性存储器芯片可被划分为多个组。
每一组的非易失性存储器芯片可被构造为通过一个命令信道与控制器通信。在图23中，示出了多个非易失性存储器芯片通过多个信道CH1至CHn与控制器6100通信的示例。
可变电阻存储器芯片可通过信道CH1与控制器6100通信。闪速存储器芯片可通过信道CH2至CHn与控制器6100通信。可变电阻存储器芯片可被构造为与参照图1至图22描述的非易失性存储器装置相同或基本相同。控制器6100可被构造为与参照图1至图22描述的控制器相同或基本相同。
图24是示意性示出根据本发明构思的另一实施例的存储器系统的框图。参照图1至图23描述的存储器系统可包括非易失性存储器装置，且启动信息可存储在非易失性存储器装置。但是，如图24所示，控制器7100可包括可变电阻存储器7130，且启动信息可存储在控制器7100的可变电阻存储器7130。
参照图24，存储器系统7000可包括控制器7100和非易失性存储器装置7200。控制器7100可包括决定单元7110、条件感测单元7120和可变电阻存储器7130，非易失性存储器装置7200可包括闪速存储器阵列7210。
如图24所示，可变电阻存储器7130可被包括在控制器7100中，且启动信息可存储在可变电阻存储器7130的启动信息存储区域7130。因此，当重新启动操作被执行时，存储器系统7000可使用控制器7100中的启动信息执行热启动操作。
非易失性存储器装置7200可通过各种存储器实现。在图24中，示出了非易失性存储器装置7200由闪速存储器形成的示例。但是，本发明构思不限于此。例如，非易失性存储器装置7200可通过其它类型的存储器（诸如，PRAM、RRAM、DRAM、MRAM等）实现。此外，非易失性存储器装置7200可如图23所示地通过多个非易失性存储器芯片实现。
图25是示出图24中示出的控制器的框图。参照图25，控制器7100可包括决定单元7110、条件感测单元7120、可变电阻存储器7130、可变电阻存储器接口7140、缓冲器接口7150、缓冲器存储器7160、CPU7170、主机接口7180和闪存接口7190。
主机接口7180可被构造为提供控制器7100与外部主机之间的接口。闪存接口7190可被构造为提供控制器7100与非易失性存储器装置7200之间的接口。可变电阻存储器接口7140可提供可变电阻存储器7130与决定单元7110之间的接口。例如，在可变电阻存储器7130由MRAM形成的情况下，可变电阻存储器接口7140可根据DRAM协议进行构造。
可变电阻存储器7130可包括启动信息存储区域7131，且热启动操作所需的启动信息可存储在启动信息存储区域7131。例如，参照图1至图23描述的启动信息可存储在启动信息存储区域7131。
可变电阻存储器7130可通过可变电阻存储器接口7140与决定单元7110和条件感测单元7120通信。在这种情况下，决定单元7110和条件感测单元7120可被构造为参照图1至图23所描述的决定单元和条件感测单元相同或基本相同。
图26是示意性示出包括根据本发明构思的实施例的存储器系统的计算系统的框图。参照图26，计算系统8000可包括CPU8600、RAM8700、用户接口8800、电源8400和存储器系统8100。
存储器系统8100可以通过系统总线8500与组件8400、8600、8700和8800电连接。通过用户接口8800提供或由CPU8600处理的数据可存储在存储器系统8100。存储器系统8100可包括控制器8300和非易失性存储器装置8200。
在示例实施例中，存储器系统8100可包括多个非易失性存储器芯片。一些存储器芯片可由可变电阻存储器芯片形成。但是，本发明构思不限于此。例如，存储器系统8100可被图1至图25所示出的存储器系统之一替换。
图27是示出根据本发明构思的实施例的存储器系统的另一应用的框图。
参照图1至图26描述的每一个存储器系统可包括决定单元和条件感测单元，且可以独立于主机决定执行热启动操作还是冷启动操作。如图27所示，主机9100可包括决定单元9110和条件感测单元9120，且可执行感测启动设置条件和重新启动条件的操作以及比较上述条件的操作。
参照图27，用户装置9000可包括主机9100和存储器系统9200。主机9110可包括决定单元9110和条件感测单元9120，存储器系统9200可包括控制器9210和非易失性存储器装置9220。非易失性存储器装置9220可包括可变电阻存储器阵列9221和启动信息存储区域9222。
在示例实施例中，主机9100可以是电子装置，诸如蜂窝电话、智能电话、平板PC、个人计算机、数码相机等。存储器系统9200可以是安装到主机9100的存储卡、外部HDD、固态盘（SSD）等。
如图27所示，主机9100可使用决定单元9110和条件感测单元9120而执行确定是否执行热启动的操作及感测启动设置条件和重新启动条件的操作。
在图27中，示例性示出了非易失性存储器9220包括可变电阻存储器和启动信息存储区域的示例。但是，本发明构思不限于此。例如，主机9100可被构造为包括可变电阻存储器和启动信息存储区域。
虽然已经参照示例性实施例描述了本发明构思，但是本领域技术人员将清楚的是，在不脱离本发明的精神和范围的情况下，可进行各种改变和修改。因此，应该理解，上述实施例不是限制性的，而是说明性的。

Claims (30)

1.一种存储装置，包括：
非易失性存储器装置，包括可变电阻存储器；
控制器，被构造为控制非易失性存储器装置，
其中，在启动操作，控制器将启动信息存储在非易失性存储器装置的可变电阻存储器中，
其中，在重新启动操作，控制器基于与启动操作相关联的启动设置条件和与重新启动操作相关联的重新启动条件之间的比较结果，使用存储在可变电阻存储器中的启动信息选择性地执行热启动操作。
2.根据权利要求1所述的存储装置，其中，控制器包括：
条件感测单元，被构造为感测与启动操作相关联的启动设置条件，并感测与重新启动操作相关联的重新启动条件。
3.根据权利要求2所述的存储装置，其中，控制器还包括：
决定单元，被构造为将启动设置条件与重新启动条件进行比较，并根据比较结果确定是否执行热启动操作。
4.根据权利要求3所述的存储装置，其中，当启动设置条件与重新启动条件之差包含在预定误差范围内时，决定单元使用存储在可变电阻存储器中的启动信息控制非易失性存储器装置执行热启动操作。
5.根据权利要求4所述的存储装置，其中，决定单元在启动设置条件与重新启动条件之差不包含在预定误差范围内时更新启动信息，并控制非易失性存储器装置使得可变电阻存储器的启动信息被更新的启动信息覆写。
6.根据权利要求4所述的存储装置，其中，启动设置条件在启动操作时被存储在可变电阻存储器中，
其中，在重新启动操作，当启动设置条件和重新启动条件之差不在预定误差范围内时，决定单元控制非易失性存储器装置，使得存储在可变电阻存储器中的启动设置条件被重新启动条件覆写。
7.根据权利要求2所述的存储装置，其中，条件感测单元包括：
温度传感器，感测启动操作和重新启动操作时的与温度相关联的信息；
计时器，检测启动操作和重新启动操作时的与时间相关联的信息；
电压传感器，感测启动操作和重新启动操作时的与电压相关联的信息。
8.根据权利要求1所述的存储装置，其中，非易失性存储器装置还包括：模式寄存器设置器，用于存储模式寄存器设置MRS信息，
其中，在启动操作，控制器在启动信息被设置时将MRS信息存储在模式寄存器设置器和可变电阻存储器中。
9.根据权利要求8所述的存储装置，其中，非易失性存储器装置还包括：逻辑控制器，用于控制模式寄存器设置器和可变电阻存储器，
其中，逻辑控制器在热启动操作被执行时将存储在可变电阻存储器中的MRS信息传送至模式寄存器设置器。
10.根据权利要求1所述的存储装置，其中，非易失性存储器装置还包括：
延迟锁定环路DLL电路，被构造为在启动操作执行DLL锁定操作；
逻辑控制器，被构造为控制可变电阻存储器和DLL电路，
其中，在DLL锁定操作完成之后，逻辑控制器将与DLL锁定结果相关联的信息存储在可变电阻存储器中。
11.根据权利要求10所述的存储装置，其中，当热启动操作被执行时，逻辑控制器将存储在可变电阻存储器中的与DLL锁定结果相关联的信息传送至DLL电路。
12.根据权利要求1所述的存储装置，其中，控制器包括：
命令/地址C/A训练测试逻辑控制器，被构造为在启动操作执行C/A训练操作；
寄存器，被构造为在C/A训练操作完成之后存储C/A训练结果。
13.根据权利要求12所述的存储装置，其中，控制器将C/A训练结果存储在可变电阻存储器中。
14.根据权利要求13所述的存储装置，其中，当热启动操作被执行时，控制器将存储在可变电阻存储器中的C/A训练结果传送至寄存器。
15.根据权利要求1所述的存储装置，其中，控制器包括：
输入/输出数据DQ校准测试逻辑控制器，被构造为在启动操作执行DQ校准操作；
寄存器，被构造为在DQ校准操作完成之后存储DQ校准结果。
16.根据权利要求15所述的存储装置，其中，控制器将DQ校准结果存储在可变电阻存储器中。
17.根据权利要求16所述的存储装置，其中，在执行热启动操作时，控制器将存储在可变电阻存储器中的DQ校准结果传送至寄存器。
18.根据权利要求1所述的存储装置，其中，非易失性存储器装置还包括闪速存储器，
其中，可变电阻存储器存储启动信息，闪速存储器存储用户数据。
19.根据权利要求1所述的存储装置，其中，非易失性存储器装置还包括多个闪速存储器，
其中，可变电阻存储器通过第一信道与控制器连接，而所述多个闪速存储器通过不同于第一信道的至少一个第二信道与控制器连接。
20.根据权利要求1所述的存储装置，其中，可变电阻存储器是磁电阻式随机存取存储器MRAM。
21.一种存储装置，包括：
非易失性存储器装置，被构造为存储用户数据；
控制器，被构造为控制非易失性存储器装置且包括可变电阻存储器，
其中，在启动操作，启动信息和启动设置条件被存储在控制器的可变电阻存储器中，
其中，在重新启动操作，控制器基于在重新启动操作检测到的重新启动条件和在启动操作存储的启动设置条件之间的比较结果，使用存储在可变电阻存储器中的启动信息选择性地执行热启动操作。
22.根据权利要求21所述的存储装置，其中，控制器还包括：
条件感测单元，被构造为在启动操作感测启动设置条件且在重新启动操作感测重新启动条件；
决定单元，被构造为比较启动设置条件与重新启动条件。
23.根据权利要求22所述的存储装置，其中，非易失性存储器装置包括闪速存储器，且控制器的可变电阻存储器包括磁电阻式随机存取存储器MRAM，
其中，控制器还包括：
主机接口，被构造为与主机进行接口连接；
闪速存储器接口，被构造为与闪速存储器进行接口连接；
动态随机存取存储器DRAM接口，被构造为根据DRAM接口协议提供决定单元与MRAM之间的接口。
24.根据权利要求21所述的存储装置，其中，启动信息是模式寄存器设置MRS信息、延迟锁定环路DLL锁定信息、命令/地址C/A训练信息和输入/输出数据DQ校准信息中的至少一种。
25.一种包括可变电阻存储器的存储装置的操作方法，包括如下步骤：
检测与重新启动操作对应的重新启动条件；
将重新启动条件与存储在可变电阻存储器中的启动设置条件进行比较，其中，启动设置条件与在重新启动操作之前执行的启动操作对应；
在重新启动操作，当重新启动条件与启动设置条件之差包含在预定误差范围内时，利用在启动操作期间设置在可变电阻存储器中的启动信息。
26.根据权利要求25所述的操作方法，其中，将重新启动条件与启动设置条件进行比较的步骤包括：将重新启动操作时的温度信息、电压信息和时间信息中的一个与启动操作时的温度信息、电压信息和时间信息中的一个进行比较。
27.根据权利要求25所述的操作方法，其中，利用启动信息的步骤包括：
从可变电阻存储器读取模式寄存器设置MRS设置信息；
将读取的MRS设置信息存储在模式寄存器设置器中。
28.根据权利要求25所述的操作方法，其中，利用启动信息的步骤包括：
从可变电阻存储器读取延迟锁定环路DLL锁定信息；
将读取的DLL锁定信息传送至DLL电路。
29.根据权利要求25所述的操作方法，其中，利用启动信息的步骤包括：
从可变电阻存储器读取命令/地址C/A训练代码；
将读取的C/A训练代码存储在与C/A训练测试逻辑对应的寄存器中。
30.根据权利要求25所述的操作方法，其中，利用启动信息的步骤包括：
从可变电阻存储器读取输入/输出数据DQ校准代码；
将读取的CDQ校准代码存储在与DQ校准测试逻辑对应的另一寄存器中。
CN201310319561.3A 2012-07-26 2013-07-26 包括可变电阻存储器的存储装置及其操作方法 Active CN103578533B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2012-0081552 2012-07-26
KR1020120081552A KR101997079B1 (ko) 2012-07-26 2012-07-26 가변 저항 메모리를 포함하는 저장 장치 및 그것의 동작 방법

Publications (2)

Publication Number Publication Date
CN103578533A true CN103578533A (zh) 2014-02-12
CN103578533B CN103578533B (zh) 2018-04-20

Family

ID=49996113

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310319561.3A Active CN103578533B (zh) 2012-07-26 2013-07-26 包括可变电阻存储器的存储装置及其操作方法

Country Status (3)

Country Link
US (1) US9207949B2 (zh)
KR (1) KR101997079B1 (zh)
CN (1) CN103578533B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107492394A (zh) * 2016-06-09 2017-12-19 爱思开海力士有限公司 数据存储装置及其操作方法
CN107978333A (zh) * 2016-10-24 2018-05-01 爱思开海力士有限公司 电子设备
CN110197683A (zh) * 2018-02-27 2019-09-03 上海磁宇信息科技有限公司 一种具有自校准功能的mram读出电路

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8621138B2 (en) 2007-12-27 2013-12-31 Sandisk Enterprise Ip Llc Flash storage controller execute loop
US9699263B1 (en) 2012-08-17 2017-07-04 Sandisk Technologies Llc. Automatic read and write acceleration of data accessed by virtual machines
US9501398B2 (en) 2012-12-26 2016-11-22 Sandisk Technologies Llc Persistent storage device with NVRAM for staging writes
US9612948B2 (en) 2012-12-27 2017-04-04 Sandisk Technologies Llc Reads and writes between a contiguous data block and noncontiguous sets of logical address blocks in a persistent storage device
US9454420B1 (en) 2012-12-31 2016-09-27 Sandisk Technologies Llc Method and system of reading threshold voltage equalization
US9870830B1 (en) 2013-03-14 2018-01-16 Sandisk Technologies Llc Optimal multilevel sensing for reading data from a storage medium
US9367246B2 (en) 2013-03-15 2016-06-14 Sandisk Technologies Inc. Performance optimization of data transfer for soft information generation
US9524235B1 (en) 2013-07-25 2016-12-20 Sandisk Technologies Llc Local hash value generation in non-volatile data storage systems
US9639463B1 (en) 2013-08-26 2017-05-02 Sandisk Technologies Llc Heuristic aware garbage collection scheme in storage systems
US9361221B1 (en) 2013-08-26 2016-06-07 Sandisk Technologies Inc. Write amplification reduction through reliable writes during garbage collection
US9442662B2 (en) 2013-10-18 2016-09-13 Sandisk Technologies Llc Device and method for managing die groups
US9436831B2 (en) 2013-10-30 2016-09-06 Sandisk Technologies Llc Secure erase in a memory device
US9703816B2 (en) 2013-11-19 2017-07-11 Sandisk Technologies Llc Method and system for forward reference logging in a persistent datastore
US9520197B2 (en) 2013-11-22 2016-12-13 Sandisk Technologies Llc Adaptive erase of a storage device
US9520162B2 (en) * 2013-11-27 2016-12-13 Sandisk Technologies Llc DIMM device controller supervisor
US9582058B2 (en) 2013-11-29 2017-02-28 Sandisk Technologies Llc Power inrush management of storage devices
US10055232B2 (en) * 2014-02-07 2018-08-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising memory circuit
US9703636B2 (en) 2014-03-01 2017-07-11 Sandisk Technologies Llc Firmware reversion trigger and control
US9448876B2 (en) 2014-03-19 2016-09-20 Sandisk Technologies Llc Fault detection and prediction in storage devices
US9454448B2 (en) 2014-03-19 2016-09-27 Sandisk Technologies Llc Fault testing in storage devices
US9390814B2 (en) 2014-03-19 2016-07-12 Sandisk Technologies Llc Fault detection and prediction for data storage elements
US9626399B2 (en) 2014-03-31 2017-04-18 Sandisk Technologies Llc Conditional updates for reducing frequency of data modification operations
US9390021B2 (en) 2014-03-31 2016-07-12 Sandisk Technologies Llc Efficient cache utilization in a tiered data structure
US9626400B2 (en) 2014-03-31 2017-04-18 Sandisk Technologies Llc Compaction of information in tiered data structure
US9697267B2 (en) 2014-04-03 2017-07-04 Sandisk Technologies Llc Methods and systems for performing efficient snapshots in tiered data structures
US10372613B2 (en) 2014-05-30 2019-08-06 Sandisk Technologies Llc Using sub-region I/O history to cache repeatedly accessed sub-regions in a non-volatile storage device
US10146448B2 (en) 2014-05-30 2018-12-04 Sandisk Technologies Llc Using history of I/O sequences to trigger cached read ahead in a non-volatile storage device
US10656842B2 (en) 2014-05-30 2020-05-19 Sandisk Technologies Llc Using history of I/O sizes and I/O sequences to trigger coalesced writes in a non-volatile storage device
US10162748B2 (en) 2014-05-30 2018-12-25 Sandisk Technologies Llc Prioritizing garbage collection and block allocation based on I/O history for logical address regions
US10656840B2 (en) 2014-05-30 2020-05-19 Sandisk Technologies Llc Real-time I/O pattern recognition to enhance performance and endurance of a storage device
US10114557B2 (en) 2014-05-30 2018-10-30 Sandisk Technologies Llc Identification of hot regions to enhance performance and endurance of a non-volatile storage device
US9703491B2 (en) 2014-05-30 2017-07-11 Sandisk Technologies Llc Using history of unaligned writes to cache data and avoid read-modify-writes in a non-volatile storage device
US9652381B2 (en) 2014-06-19 2017-05-16 Sandisk Technologies Llc Sub-block garbage collection
US9443601B2 (en) 2014-09-08 2016-09-13 Sandisk Technologies Llc Holdup capacitor energy harvesting
US9940046B2 (en) * 2015-11-27 2018-04-10 Samsung Electronics Co., Ltd. Semiconductor memory device with operation environment information storing circuit and command storing function
US10585672B2 (en) * 2016-04-14 2020-03-10 International Business Machines Corporation Memory device command-address-control calibration
US10348270B2 (en) * 2016-12-09 2019-07-09 Micron Technology, Inc. Apparatuses and methods for calibrating adjustable impedances of a semiconductor device
US11017839B2 (en) 2017-01-13 2021-05-25 Mediatek Inc. DRAM, memory controller and associated training method
US10193711B2 (en) 2017-06-22 2019-01-29 Micron Technology, Inc. Timing based arbitration methods and apparatuses for calibrating impedances of a semiconductor device
KR102340446B1 (ko) * 2017-09-08 2021-12-21 삼성전자주식회사 스토리지 장치 및 그것의 데이터 트레이닝 방법
US10615798B2 (en) 2017-10-30 2020-04-07 Micron Technology, Inc. Apparatuses and methods for identifying memory devices of a semiconductor device sharing an external resistance
KR102407439B1 (ko) * 2017-12-05 2022-06-10 삼성전자주식회사 메모리 장치의 구동 강도, odt 트레이닝 방법, 이를 수행하는 컴퓨팅 시스템 및 시스템 온 칩
KR102709412B1 (ko) 2019-01-24 2024-09-24 삼성전자주식회사 복수의 컨트롤러를 포함하는 메모리 시스템
KR20210039075A (ko) 2019-10-01 2021-04-09 삼성전자주식회사 비휘발성 메모리 장치의 초기화 제어 방법 및 비휘발성 메모리 장치를 포함하는 메모리 시스템
US10747245B1 (en) 2019-11-19 2020-08-18 Micron Technology, Inc. Apparatuses and methods for ZQ calibration
EP4390925A1 (en) * 2021-11-04 2024-06-26 Samsung Electronics Co., Ltd. Electronic device for controlling operation of volatile memory and operation method thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1520549A (zh) * 2001-06-27 2004-08-11 英特尔公司 系统启动时间减少的方法
CN1530796A (zh) * 2003-03-12 2004-09-22 联想(北京)有限公司 一种加快操作系统的引导方法
CN1545654A (zh) * 2001-08-22 2004-11-10 () 计算机快速启动方法
US20040225874A1 (en) * 2003-05-09 2004-11-11 Jeremy Burr Method for reduced BIOS boot time
CN101122865A (zh) * 2007-04-26 2008-02-13 晶天电子（深圳）有限公司 一种使用相变存储器的计算机主板快速挂起和恢复装置
CN101593141A (zh) * 2008-05-26 2009-12-02 和硕联合科技股份有限公司 非易失性存储装置数据保护方法及其计算机装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6073232A (en) * 1997-02-25 2000-06-06 International Business Machines Corporation Method for minimizing a computer's initial program load time after a system reset or a power-on using non-volatile storage
US6473853B1 (en) 1999-06-21 2002-10-29 Intel Corporation Method and apparatus for initializing a computer system that includes disabling the masking of a maskable address line
US6839393B1 (en) 1999-07-14 2005-01-04 Rambus Inc. Apparatus and method for controlling a master/slave system via master device synchronization
US20030142561A1 (en) * 2001-12-14 2003-07-31 I/O Integrity, Inc. Apparatus and caching method for optimizing server startup performance
EP1372068A3 (en) * 2002-06-11 2006-02-08 Seiko Epson Corporation System, method and program for rewriting a flash memory
JP2006526831A (ja) 2003-06-03 2006-11-24 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 不揮発性メモリからのブート
JP2005011120A (ja) 2003-06-19 2005-01-13 Sony Corp 情報処理方法及び装置
JP4989872B2 (ja) 2005-10-13 2012-08-01 ルネサスエレクトロニクス株式会社 半導体記憶装置および演算処理装置
US7362644B2 (en) 2005-12-20 2008-04-22 Magic Technologies, Inc. Configurable MRAM and method of configuration
US7441102B2 (en) 2006-02-28 2008-10-21 Freescale Semiconductor, Inc. Integrated circuit with functional state configurable memory and method of configuring functional states of the integrated circuit memory
US8082431B2 (en) * 2006-09-29 2011-12-20 Intel Corporation System and method for increasing platform boot efficiency
JP5019223B2 (ja) 2007-11-21 2012-09-05 株式会社東芝 半導体記憶装置
US8417928B2 (en) * 2008-09-24 2013-04-09 Marvell International Ltd. Turbo boot systems and methods for subsequent booting from a captured data stored in a non-volatile semiconductor memory
US8537604B2 (en) 2008-10-20 2013-09-17 Nec Corporation Magnetoresistance element, MRAM, and initialization method for magnetoresistance element
KR20100050097A (ko) * 2008-11-05 2010-05-13 삼성전자주식회사 영상처리장치 및 그 제어 방법
US8423092B2 (en) 2008-12-12 2013-04-16 Qualcomm Incorporated Power management in a mobile device
KR101543434B1 (ko) * 2008-12-15 2015-08-10 삼성전자주식회사 반도체 메모리 시스템의 제조 방법
KR20100097454A (ko) 2009-02-26 2010-09-03 삼성전자주식회사 복수의 상 변화 메모리들, 버퍼램, 및 낸드 플래시 메모리를 구비한 메모리 모듈
EP2372538A1 (en) 2010-03-23 2011-10-05 ST-Ericsson SA Processing IC with embedded non volatile memory
US10360143B2 (en) 2010-07-01 2019-07-23 Qualcomm Incorporated Parallel use of integrated non-volatile memory and main volatile memory within a mobile device
US20130262792A1 (en) * 2012-03-27 2013-10-03 International Business Machines Corporation Memory device support of dynamically changing frequency in memory systems
US8766707B1 (en) * 2013-03-15 2014-07-01 Seagate Technology Llc Integrated always on power island for low power mode operation

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1520549A (zh) * 2001-06-27 2004-08-11 英特尔公司 系统启动时间减少的方法
CN1545654A (zh) * 2001-08-22 2004-11-10 () 计算机快速启动方法
CN1530796A (zh) * 2003-03-12 2004-09-22 联想(北京)有限公司 一种加快操作系统的引导方法
US20040225874A1 (en) * 2003-05-09 2004-11-11 Jeremy Burr Method for reduced BIOS boot time
CN101122865A (zh) * 2007-04-26 2008-02-13 晶天电子（深圳）有限公司 一种使用相变存储器的计算机主板快速挂起和恢复装置
CN101593141A (zh) * 2008-05-26 2009-12-02 和硕联合科技股份有限公司 非易失性存储装置数据保护方法及其计算机装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107492394A (zh) * 2016-06-09 2017-12-19 爱思开海力士有限公司 数据存储装置及其操作方法
CN107978333A (zh) * 2016-10-24 2018-05-01 爱思开海力士有限公司 电子设备
CN107978333B (zh) * 2016-10-24 2021-09-21 爱思开海力士有限公司 电子设备
CN110197683A (zh) * 2018-02-27 2019-09-03 上海磁宇信息科技有限公司 一种具有自校准功能的mram读出电路

Also Published As

Publication number Publication date
KR101997079B1 (ko) 2019-07-08
CN103578533B (zh) 2018-04-20
US20140032890A1 (en) 2014-01-30
US9207949B2 (en) 2015-12-08
KR20140015856A (ko) 2014-02-07

Similar Documents

Publication Publication Date Title
CN103578533A (zh) 包括可变电阻存储器的存储装置及其操作方法
CN105702284B (zh) 具有独立感测电路的半导体存储器件以及相关感测方法
US9691459B2 (en) Semiconductor memory device including shorted variable resistor element of memory cell
US9153332B2 (en) Data storage device, controller, and operating method of data storage device
US20160147599A1 (en) Memory Systems that Perform Rewrites of Resistive Memory Elements and Rewrite Methods for Memory Systems Including Resistive Memory Elements
US20140016397A1 (en) Nonvolatile memory device and write method thereof
CN108022613B (zh) 非易失性存储器器件及其操作方法
US9082495B2 (en) Nonvolatile memory module, memory system including nonvolatile memory module, and controlling method of nonvolatile memory module
JP2014179155A (ja) ソースラインフローティング回路、それを含むメモリ装置及びメモリ装置の読み出し方法
US9257167B2 (en) Resistance change memory
US10224086B2 (en) Memory device with temperature-dependent reading of a reference cell
US10255959B2 (en) Memory devices configured to prevent read failure due to leakage current into bit line
US9311981B2 (en) Semiconductor memory device having variable resistance memory and operating method
US9928892B2 (en) Memory apparatuses having ground switches
KR102663649B1 (ko) 쓰기 방향에 따른 비대칭 쓰기 동작을 실행하도록 구성되는 메모리 장치
US9431083B2 (en) Nonvolatile memory device and storage device having the same
US11443791B2 (en) Magnetic junction memory device and writing method thereof
US10672447B2 (en) Memory device and programming method
JP6557488B2 (ja) 不揮発性メモリ装置及びそれを含む格納装置、それの書込み方法及び読出し方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant