CN103546145A - 抗单粒子瞬态脉冲cmos电路 - Google Patents

Abstract

本发明提供了一种抗单粒子瞬态脉冲CMOS电路，包括：第一缓冲器，其输入端接输入信号，输出第一缓冲信号（out1），用于消除“低高低”型脉冲；第二缓冲器，其输入端接输入信号，输出第二缓冲信号（out2），用于消除“高低高”型脉冲；8个MOS管，其输出的信号（out_inv）满足

反相器，输入（out_inv）信号，输出信号（out）作为抗单粒子瞬态脉冲CMOS电路的输出信号。本发明采用不同上/下拉驱动能力的缓冲器得到分别能够滤除一种干扰脉冲的（out1）和（out2）信号。采用8个MOS管和1个反相器，通过逻辑操作使得输出信号（out）能够滤除两种干扰脉冲。

Description

抗单粒子瞬态脉冲CMOS电路

技术领域

本发明涉及抗辐照加固电路技术领域，具体的说，本发明涉及一种抗单粒子瞬态脉冲电路。

背景技术

航天技术是衡量一个国家现代化水平和综合国力的重要标志，集成电路作为航天器的核心，其性能和功能己成为各种航天器性能的主要衡量指标之一。为了应对当前及未来航天技术发展的挑战，各国都在积极研制高性能、高抗辐照能力的集成电路。近年来我国航天事业发展迅速，载人航天工程、探月工程、“北斗”导航定位系统、“天宫”等重大航天应用抗辐照集成电路提出了迫切的需求。

单粒子效应，是指航天及地面等辐射环境中存在的高能粒子，在芯片内部敏感区域引发电离辐射所产生的辐射损伤效应。电离辐射在粒子运动轨迹上产生密集的电子/空穴对，当这些电子/空穴对被电路节点收集时，可能改变电路正常工作状态，导致数据错误，工作失常，芯片烧毁等严重后果。

单粒子效应主要可分为两大类：

硬错误：是指造成器件本身永久性损坏，如单粒子烧毁，单粒子栅穿等；

软错误：是指电路逻辑电平发生改变，存储数据发生错误，但器件本身并没有造成永久性损坏。其最主要的两种类型为单粒子翻转和单粒子瞬变；

单粒子翻转是指辐射导致存储电路状态发生翻转，通常发生在SRAM，DRAM等大规模存储阵列中，单粒子翻转产生的错误率同时钟频率无关；

单粒子瞬态SET（Single Event Transient）是指辐射导致电路节点电压、电流产生瞬时变化，产生单粒子瞬态脉冲，该脉冲在电路中传播可引起锁相环，运算放大器等模拟电路工作异常，也可能传输到存储电路的输入端，导致写入错误数据。单粒子瞬变产生的错误率随时钟频率的增加线性增加。

随着工艺尺寸缩减以及时钟频率的增加，单粒子效应引起集成电路的失效越来越严重，并且单粒子瞬态脉冲已经超过单粒子翻转成为软错误的主要来源。因此设计一种电路，滤除单粒子瞬态脉冲信号，可以有效防止瞬态脉冲的继续传播，避免对后级电路的影响，将显著提高电路的抗单粒子水平。

目前主要的抗单粒子瞬态脉冲电路主要有两类：时间冗余方法，空间冗余方法。延迟-裁决电路是常见的时间冗余方法，该方法是指将组合逻辑的输出分别经过2个不同的延时通路，将原信号和两个延迟信号输入给裁决电路，裁决电路通过多数表决决定最终的输出。常见的空间冗余方法是三倍冗余电路，即做三块一样的组合电路，三者输出给裁决电路，根据多数表决输出正确结果，需要原电路3倍以上的面积。改进的二倍冗余结构，也需要原来的2倍以上面积。而时间冗余方法也需要较大面积来实现两路延迟通路。

目前，还有人提出了通过改进末端时序单元的时间冗余采样技术，以不同相位的时钟在多个时间点采样锁存组合逻辑的输出，通过比较采样结果来滤除SET脉冲。采用该方法也需要实现两级相位延迟，以及三个锁存器以及裁决电路，硬件消耗较大。

发明内容

本发明的目的在于提供一种能解决上述问题的抗单粒子瞬态脉冲电路。

在一个方面，本发明提供了一种抗单粒子瞬态脉冲CMOS电路，包括：

第一缓冲器，其输入端接收输入信号，其输出端输出第一缓冲信号，用于消除“低高低”型脉冲；

第二缓冲器，其输入端接收输入信号，其输出端输出第二缓冲信号，用于消除“高低高”型脉冲；

第一PMOS管、第三PMOS管、第一NMOS管和第三NMOS管，其中第一PMOS管的源端接电源电压，第一PMOS管的漏端连接第三PMOS管的源端，第三PMOS管的漏端连接第一NMOS管的漏端，第一NMOS管的源端连接第三NMOS管的漏端，第三NMOS管的源端接地；第一PMOS管和第三PMOS管的衬底接电源，第一NMOS管和第三NMOS管的衬底接地；

第二PMOS管、第四PMOS管、第二NMOS管和第四NMOS管，其中第二PMOS管的源端接电源电压，第二PMOS管的漏端连接第四PMOS管的源端，第四PMOS管的漏端连接第二NMOS管的漏端，第二NMOS管的源端连接第四NMOS管的漏端，第四NMOS管的源端接地；第二PMOS管、第四PMOS管的衬底接电源、第二NMOS管和第四NMOS管的衬底接地；

其中，第一PMOS管和第二PMOS管的漏端相连，第三PMOS管和第四PMOS管的漏端相连形成反相输出节点；

输出反相器，其输入端连接反相输出节点，输出反相器的输出信号作为抗单粒子瞬态脉冲CMOS电路的输出信号；

其中，第一PMOS管的栅极连接第二缓冲信号和第一缓冲信号中的任一个，第三PMOS管的栅极连接第二缓冲信号和第一缓冲信号中的另一个；若第一PMOS管的栅极连接第二缓冲信号，则第二PMOS管的栅极连接输出反相器的输出信号，第四PMOS管的栅极连接反相输出节点；若第一PMOS管的栅极连接第一缓冲信号，则第二PMOS管的栅极连接反相输出节点，第四PMOS管的栅极连接输出反相器的输出信号；

第一NMOS管的栅极连接第二缓冲信号和输出反相器的输出信号中的任一个，第三NMOS管的栅极连接第二缓冲信号和输出反相器的输出信号中的另一个；第二NMOS管的栅极连接第一缓冲信号和反相输出节点中的任一个，第四NMOS管的栅极连接第一缓冲信号和反相输出节点中的另一个。

在一个实施例中，第一缓冲器由偶数个反相器级联构成，连接输入信号的为第1级反相器，其中，奇数级反相器中PMOS管同NMOS管宽长比之比大于电子迁移率与空穴迁移率之比，偶数级反相器中PMOS管同NMOS管宽长比之比小于电子迁移率与空穴迁移率之比。

在一个实施例中，第二缓冲器由偶数个反相器级联构成，连接输入信号的为第1级反相器，其中，奇数级反相器中PMOS管同NMOS管宽长比之比小于电子迁移率与空穴迁移率之比，偶数级反相器中PMOS管同NMOS管宽长比之比大于电子迁移率与空穴迁移率之比。

本发明采用不同上/下拉驱动能力的缓冲器得到分别能够滤除一种干扰脉冲的out1信号和out2信号，采用8个MOS管和反相器，通过逻辑操作

使得输出信号out能够滤除两种干扰脉冲。由于无需延迟电路，所需MOS管数量少，具有面积小、功耗低、抗单粒子瞬态脉冲能力强、滤除效果好等优点。

通过调节缓冲器电路的尺寸和级数，可以调节滤除的单粒子脉冲的宽度范围和输出延迟。例如增大缓冲器中PMOS管同NMOS管宽长比之比同电子迁移率同空穴迁移率之比的差异，或者增大各自的反相器级数，可以扩大滤除脉冲宽度范围，但输出延迟随之增大，反之，滤除范围变小，但输出延迟也随之减小。可根据实际应用要求，进行选取。

附图说明

图1为本发明一个实施例提供的抗单粒子瞬态脉冲CMOS电路的结构示意图；

图2为本发明一个实施例提供的第一缓冲器的电路结构示意图；

图3为本发明一个实施例提供的第二缓冲器的电路结构示意图；

图4为本发明的一个实施例提供的抗单粒子瞬态电路工作波形示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

图1示出了本发明的一个实施例提供的抗单粒子瞬态脉冲CMOS电路结构示意图。该抗单粒子瞬态脉冲CMOS电路包括：

第一缓冲器101，其输入端接收输入信号in，其输出端输出第一缓冲信号out1，用于消除“低高低”型脉冲；

第二缓冲器102，其输入端接收输入信号in，其输出端输出第二缓冲信号out2，用于消除“高低高”型脉冲；

第一PMOS管103、第三PMOS管105、第一NMOS管107和第三NMOS管109，其中第一PMOS管103的源端接电源电压，第一PMOS管103的漏端连接第三PMOS管105的源端，第三PMOS管105的漏端连接第一NMOS管107的漏端，第一NMOS管107的源端连接第三NMOS管109的漏端，第三NMOS管109的源端接地；第二PMOS管104、第四PMOS管106的衬底接电源、第二NMOS管108和第四NMOS管110的衬底接地；

第二PMOS管104、第四PMOS管106、第二NMOS管108和第四NMOS管110，其中第二PMOS管104的源端接电源电压，第二PMOS管104的漏端连接第四PMOS管106的源端，第四PMOS管106的漏端连接第二NMOS管108的漏端，第二NMOS管108的源端连接第四NMOS管110的漏端，第四NMOS管110的源端接地；第二PMOS管104、第四PMOS管106的衬底接电源、第二NMOS管108和第四NMOS管110的衬底接地；

其中，第一PMOS管103和第二PMOS管104的漏端相连，第三PMOS管105和第四PMOS管106的漏端相连形成反相输出节点out_inv；

输出反相器111，其输入端连接反相输出节点out_inv，输出反相器111的输出信号out作为抗单粒子瞬态脉冲CMOS电路的输出信号；

其中，第一PMOS管103的栅极连接第二缓冲信号out2和第一缓冲信号out1中的任一个，第三PMOS管105的栅极连接第二缓冲信号out2和第一缓冲信号out1中的另一个；若第一PMOS管103的栅极连接第二缓冲信号out2，则第二PMOS管104的栅极连接输出反相器111的输出信号out，第四PMOS管106的栅极连接反相输出节点out_inv；若第一PMOS管103的栅极连接第一缓冲信号out1，则第二PMOS管104的栅极连接反相输出节点out_inv，第四PMOS管106的栅极连接输出反相器111的输出信号out；

第一NMOS管107的栅极连接第二缓冲信号out2和输出反相器111的输出信号out中的任一个，第三NMOS管109的栅极连接第二缓冲信号out2和输出反相器111的输出信号out中的另一个；第二NMOS管108的栅极连接第一缓冲信号out1和反相输出节点out_inv中的任一个，第四NMOS管110的栅极连接第一缓冲信号out1和反相输出节点out_inv中的另一个。

本发明的实施例中，通过根据需要滤除的单粒子瞬态脉冲的类型和宽度范围，来确定缓冲器的类型、级数和尺寸。本发明的实施例可以采用0.18微米CMOS工艺实现，由于深亚微米工艺下，电子迁移率同空穴迁移率之比为2～3，且缓冲器中MOS管宽长比同该值差异越大，缓冲器展宽/压缩能力越强。对于本实施例，设计要求其能够滤脉宽不超过1ns的单粒子脉冲信号。

由于存在两种不同类型的单粒子脉冲，即“低高低”型脉冲和“高低高”型脉冲，因此，需要两种不同类型的缓冲器来分别进行滤除。

第一缓冲器101设计用于消除“低高低”型脉冲。为此，第一缓冲器101可以由偶数个反相器级联构成，连接输入信号的为第一级反相器，其中，奇数级反相器中PMOS管同NMOS管宽长比之比大于电子迁移率与空穴迁移率之比，偶数级反相器中PMOS管同NMOS管宽长比之比小于电子迁移率与空穴迁移率之比。为了使得输入1ns脉冲时，输出脉宽缩减至0，在一个实施例中，综合考虑MOS管宽长比比值及缓冲器级数，通过仿真确定，第一缓冲器101由4个反相器级联构成。如图2所示，PMOS管201和205、NMOS管204和208宽长比均设为10微米/0.18微米，PMOS管203和207、NMOS管202和206宽长比均设为0.5微米/0.18微米。

第二缓冲器102设计用于消除“高低高”型脉冲。为此，第二缓冲器102可以由偶数个反相器级联构成，连接输入信号的为第一级反相器，其中，奇数级反相器中PMOS管同NMOS管宽长比之比小于电子迁移率与空穴迁移率之比；偶数级反相器中PMOS管同NMOS管宽长比之比大于电子迁移率与空穴迁移率之比。在一个实施例中，第二缓冲器102由4个反相器级联构成，如图3所示，PMOS管303和307、NMOS管302和306宽长比均为10微米/0.18微米；PMOS管301和305、NMOS管304和308宽长比均为0.5微米/0.18微米。

通过设计使得缓冲器中反相器PMOS管和NMOS管的宽长比不匹配，造成反相器上拉/下拉驱动能力不对称，使得输出信号上升/下降延迟不同，从而实现输出脉冲展宽/压缩。对于第一缓冲器，输入“低高低”型脉冲，输出脉宽将压缩，输入“高低高”型脉冲，输出脉冲将展宽。且NMOS管和PMOS管宽长比之比同电子迁移率与空穴迁移率之比之间差异越大，缓冲器中反相器数目越多，输出脉冲展宽/压缩幅度越大。根据所要滤除的脉冲宽度，通过选择适合的NMOS管和PMOS管宽长比，和电路级数，使得输入脉宽范围位于滤除范围内的“低高低”型脉冲时，输出脉冲宽度将压缩至0，输出保持低电平，实现滤除的“低高低”型脉冲的目的。同理，第二缓冲器能够滤除脉宽范围位于滤除范围内的“高低高”型脉冲，输出保持高电平。

在一个实施例中，第一PMOS管103、第二PMOS管104、第三PMOS管105、第四PMOS管106的宽长比为3微米/0.18微米，第一NMOS管107、第二NMOS管108、第三NMOS管109、第四NMOS管110的宽长比为1微米/0.18微米。

在一个实施例中，输出反相器111中PMOS管宽长比为3微米/0.18微米，NMOS管宽长比为1微米/0.18微米。

根据8个MOS管以及反相器的连接关系可知，反相器的输入信号out_inv，输出信号out，同out1，out2信号间逻辑关系满足：

且out_inv信号同out信号电位相反。

图4为本发明的一个实施例提供的抗单粒子瞬态电路工作波形示意图，电源压1.8V，从上至下分别为电路输入信号in，电路输出信号out，内部信号out_inv，内部信号out1，内部信号out2。如图所示，电路工作时，in作为缓冲器101和102的输入信号，out1为缓冲器101的输出信号,out2为缓冲器102的输出信号。

在0ns时，in信号为高电平，使得out1和out2信号均为高电平，由于反相器的存在，使得out_inv信号同out信号相反。根据

可知out_inv为低电平，out为高电平。

在10ns时，in产生一个1ns的“高低高”型干扰脉冲，此时，缓冲器1输出脉冲展宽，out1输出脉冲约为2ns的“高低高”型脉冲，缓冲器2滤除该干扰脉冲，out2保持高电平。此时根据逻辑关系

可知，此时无论out1是低电平还是高电平，out_inv信号均为低电平，out信号为高电平，实现了滤除“高低高”型干扰脉冲的目的。

在20ns时，in变为低电平，此时out1信号，out2信号变为低电平，根据逻辑关系

可知，out_inv变为高电平，out信号变为低电平。

在30ns时，in产生一个脉冲宽度为1ns的“低高低”型干扰脉冲，此时缓冲器101输出信号脉宽压缩至0，out1为低电平，缓冲器102输出信号展宽，out2输出脉宽约为2.2ns的“低高低”型脉冲。根据逻辑关系可知，此时out2的改变将不会对out_inv产生影响，因此out_inv保持高电平，out保持低电平，实现了滤除“低高低”型干扰脉冲的目的。

仿真可知，当in中单粒子瞬态脉冲宽度不超过1纳秒时，本实施例都可以将其滤除。通过对波形测量可知，out相对于in下降沿延迟为1.44ns，上升沿延迟为1.51ns。

在设计过程中，若想进一步增大可滤除的单粒子脉冲宽度范围，可以增大PMOS管和NMOS管的宽长比之比同电子迁移率与空穴迁移率之比的差异，或者增加缓冲器中反相器的级数，使得缓冲器101和102能够滤除的更宽的脉冲信号，但这也将使得信号展宽幅度也更大，导致输出信号延迟变大。因此在实际设计中，可以根据具体的设计要求，通过仿真选取合适的MOS管尺寸。

本发明采用不同上下拉驱动能力的缓冲器101和102来滤除脉冲，而无需延迟电路，因此在实施例中仅采用26个MOS管，所用mos管最大尺寸仅为10微米/0.18微米，若采用Muller C方法至少需要30个最大尺寸为10微米/0.18微米的MOS管，表明本发明面积小，功耗低；同时由于单粒子瞬态脉冲通常不超过1ns，采用本实施例均可滤除，且输出波形平滑无毛刺，表明本发明抗单粒子瞬态能力强，滤除效果好。

上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受上述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。

Claims (3)

1.一种抗单粒子瞬态脉冲CMOS电路，包括：

第一缓冲器（101），其输入端接收输入信号（in），其输出端输出第一

缓冲信号（out1），用于消除“低高低”型脉冲；

第二缓冲器（102），其输入端接收输入信号（in），其输出端输出第二缓冲信号（out2），用于消除“高低高”型脉冲；

第一PMOS管（103）、第三PMOS管（105）、第一NMOS管（107）和第三NMOS管（109），其中第一PMOS管（103）的源端接电源电压，第一PMOS管（103）的漏端连接第三PMOS管（105）的源端，第三PMOS管（105）的漏端连接第一NMOS管（107）的漏端，第一NMOS管（107）的源端连接第三NMOS管（109）的漏端，第三NMOS管（109）的源端接地；第一PMOS管（103）和第三PMOS管（105）的衬底接电源，第一NMOS管（107）和第三NMOS管（109）的衬底接地；

第二PMOS管（104）、第四PMOS管（106）、第二NMOS管（108）和第四NMOS管（110），其中第二PMOS管（104）的源端接电源电压，第二PMOS管（104）的漏端连接第四PMOS管（106）的源端，第四PMOS管（106）的漏端连接第二NMOS管（108）的漏端，第二NMOS管（108）的源端连接第四NMOS管（110）的漏端，第四NMOS管（110）的源端接地；第二PMOS管（104）、第四PMOS管（106）的衬底接电源、第二NMOS管（108）和第四NMOS管（110）的衬底接地；

其中，第一PMOS管（103）和第二PMOS管（104）的漏端相连，第三PMOS管（105）和第四PMOS管（106）的漏端相连形成反相输出节点（out_inv）；

输出反相器（111），其输入端连接反相输出节点（out_inv），输出反相器（111）的输出信号（out）作为抗单粒子瞬态脉冲CMOS电路的输出信号；

其中，第一PMOS管（103）的栅极连接第二缓冲信号（out2）和第一缓冲信号（out1）中的任一个，第三PMOS管（105）的栅极连接第二缓冲信号（out2）和第一缓冲信号（out1）中的另一个；若第一PMOS管（103）的栅极连接第二缓冲信号（out2），则第二PMOS管（104）的栅极连接输出反相器（111）的输出信号（out），第四PMOS管（106）的栅极连接反相输出节点（out_inv）；若第一PMOS管（103）的栅极连接第一缓冲信号（out1），则第二PMOS管（104）的栅极连接反相输出节点（out_inv），第四PMOS管（106）的栅极连接输出反相器（111）的输出信号（out）；

第一NMOS管（107）的栅极连接第二缓冲信号（out2）和输出反相器（111）的输出信号（out）中的任一个，第三NMOS管（109）的栅极连接第二缓冲信号（out2）和输出反相器（111）的输出信号（out）中的另一个；第二NMOS管（108）的栅极连接第一缓冲信号（out1）和反相输出节点（out_inv）中的任一个，第四NMOS管（110）的栅极连接第一缓冲信号（out1）和反相输出节点（out_inv）中的另一个。

2.根据权利要求1所述的电路，其特征在于，所述第一缓冲器（101）由偶数个反相器级联构成，连接输入信号的为第1级反相器，其中，奇数级反相器中PMOS管同NMOS管宽长比之比大于电子迁移率与空穴迁移率之比，偶数级反相器中PMOS管同NMOS管宽长比之比小于电子迁移率与空穴迁移率之比。

3.根据权利要求1所述的电路，其特征在于，所述第二缓冲器（102）由偶数个反相器级联构成，连接输入信号的为第1级反相器，其中，奇数级反相器中PMOS管同NMOS管宽长比之比小于电子迁移率与空穴迁移率之比，偶数级反相器中PMOS管同NMOS管宽长比之比大于电子迁移率与空穴迁移率之比。

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