CN103545348A - 用于硅衬底上的iii族氮化物的扩散阻挡层 - Google Patents

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Abstract

用于硅衬底上的III族氮化物的扩散阻挡层。本发明涉及集成电路及其形成。在一些实施例中，集成电路包括扩散阻挡层。扩散阻挡层可以布置成阻止来自Si衬底的Si和O2扩散到III族氮化物层内。扩散阻挡层可以包含Al2O3。在一些实施例中，集成电路还包括设置在硅衬底和III族氮化物层之间的晶格匹配结构。

Description

用于硅衬底上的III族氮化物的扩散阻挡层
技术领域
本发明涉及集成电路及其形成，具体而言，涉及用于硅衬底上的III族氮化物的扩散阻挡层。
背景技术
异质外延是采用彼此不相同的材料实施的一类外延。在异质外延中，在不同材料的晶体衬底或膜上生长晶体膜。这种技术通常用于生长以其他方式不能获得晶体的材料的晶体膜以及用于制造不同材料的集成结晶层。具体而言，近来已证明硅上III族氮化物的异质外延是用于生长用于光电子、电子和表面声波器件应用的高质量III族氮化物膜的可行替代方案。由于可获得较大尺寸(直径直到12英寸)、低成本、极好晶体质量的Si衬底，又具有极好的材料特性，诸如掺杂特性(两性类型和高载流子浓度)、可裂解性、良好的导热性(约比蓝宝石的导热性大3倍)，以及成熟的工艺技术，硅已经成为衬底的首选。Si衬底的这些优势提供III族氮化物材料的许多新用途，包括GaN和Si技术的潜在集成。
发明内容
为了解决现有技术中存在的问题，根据本发明的一方面，提供了一种集成电路，包括：硅衬底，具有第一晶格结构；GaN层，设置在所述硅衬底上方并且具有不同于所述第一晶格结构的第二晶格结构；晶格匹配结构，布置在所述硅衬底和所述GaN层之间并且布置成作为所述第一晶格结构与所述第二晶格结构的界面；以及扩散阻挡层，布置在所述硅衬底和所述晶格匹配结构之间，所述扩散阻挡层配置成限制来自所述硅衬底的硅和氧扩散至所述晶格匹配结构。
在所述的集成电路中，所述扩散阻挡层包括单晶阿尔法或伽马晶体结构。
在所述的集成电路中，所述扩散阻挡层包含Al2O3、SixNy、ZnO、MgO、La2O3或Y2O3。
在所述的集成电路中，所述硅衬底是Si(111)。
在所述的集成电路中，所述晶格匹配结构包括第一区域和第二区域。
在所述的集成电路中，所述晶格匹配结构包括第一区域和第二区域，其中，所述晶格匹配结构的第一区域包括在第一温度下形成的第一氮化铝层和在高于所述第一温度的第二温度下形成的第二氮化铝层。
在所述的集成电路中，所述晶格匹配结构包括第一区域和第二区域，其中，所述晶格匹配结构的第一区域包括在第一温度下形成的第一氮化铝层和在高于所述第一温度的第二温度下形成的第二氮化铝层，其中，所述第一氮化铝层的厚度为约10nm至约100nm，所述第二氮化铝层的厚度为约50nm至约200nm。
在所述的集成电路中，所述晶格匹配结构的第二区域包括多个梯度AlxGa1-xN层。
在所述的集成电路中，所述晶格匹配结构的第二区域包括多个梯度AlxGa1-xN层，其中，所述多个梯度AlxGa1-xN层包括约3个至约6个层，所述层的总厚度为约500nm至约1000nm。
在所述的集成电路中，所述晶格匹配结构的第二区域包括多个梯度AlxGa1-xN层，其中，所述多个梯度AlxGa1-xN层包括3个层，在第一层中x为约0.9至约0.7，在第二层中x为约0.4至约0.6，而在第三层中x为约0.15至约0.3。
在所述的集成电路中，所述GaN层的厚度为约1μm至约3μm。
根据本发明的另一方面，提供了一种用于形成半导体结构的方法，包括：提供硅衬底；形成上覆所述硅衬底的扩散阻挡层，所述扩散阻挡层配置成阻止所述硅衬底的硅和氧扩散穿过所述扩散阻挡层；在所述扩散阻挡层和III族氮化物层之间形成晶格匹配结构；在所述晶格匹配结构上方形成所述III族氮化物层。
在所述的方法中，形成所述晶格匹配结构包括形成第一区域和第二区域。
在所述的方法中，形成所述晶格匹配结构包括形成第一区域和第二区域，其中，形成所述第一区域包括在第一温度下形成第一氮化铝层以及在高于所述第一温度的第二温度下形成第二氮化铝层。
在所述的方法中，形成所述晶格匹配结构包括形成第一区域和第二区域，其中，形成所述第一区域包括在第一温度下形成第一氮化铝层以及在高于所述第一温度的第二温度下形成第二氮化铝层，其中，在约750℃至约1000℃的温度下形成所述第一氮化铝层，以及在约1000℃至约1300℃的温度下形成所述第二氮化铝层。
在所述的方法中，形成所述晶格匹配结构包括形成第一区域和第二区域，其中，形成所述晶格匹配结构的第二区域包括形成多个梯度AlxGa1-xN层。
在所述的方法中，形成所述III族氮化物层包括形成GaN层。
所述的方法还包括实施所述扩散阻挡层的沉积后退火。
所述的方法还包括实施所述扩散阻挡层的沉积后退火，其中，所述沉积后退火的温度为约600℃至约1300℃，持续时间为约30秒至约1800秒。
所述的方法还包括实施所述扩散阻挡层的沉积后退火，其中，所述沉积后退火的温度为约600℃至约1300℃，持续时间为约30秒至约1800秒，其中，所述扩散阻挡层的沉积后退火形成单晶α-Al2O3阻挡层或单晶γ-Al2O3阻挡层。
附图说明
图1A至图1I是示出根据本发明形成半导体结构的实施例的步骤的部分截面图。
图2示出根据本发明的用于制造半导体结构的方法的一些实施例的流程图。
图3示出根据本发明的半导体结构的实施例。
具体实施方式
参照附图描述本说明书，在整个附图中相似的参考标号通常用于表示相似的元件，并且其中各个结构不必成比例绘制。在下面的描述中，为了解释说明的目的，阐述许多具体细节以便于理解。但是，对本领域的普通技术人员显而易见的是，可以使用这些具体细节中的一部分来实践本文中描述的一个或多个方面。在其他情况下，以框图形式示出已知结构和器件以便于理解。
III族氮化物半导体，例如GaN(氮化镓)、InN(氮化铟)、AlN(氮化铝)和它们的合金已经成为用于许多光电子应用，尤其是全彩色或白光发光二极管(LED)和蓝色激光二极管(LD)领域中的材料的首选。但是，III族氮化物得到广泛应用的主要障碍是缺乏合适的用于外延生长的晶格匹配衬底。用于这种应用的典型衬底包括蓝宝石、砷化硅镓和碳化硅。但是，相对于III族氮化物的晶体结构，这些衬底中的每一种都具有严重的晶格不匹配。除了晶格不匹配，蓝宝石的绝缘性能使得氮化物器件的加工更困难且更昂贵。Si上GaN外延技术作为令人关注的备选方案，其可以使现有的基于Si的微电子技术和由III族氮化物提供的新功能最终结合起来。
制造Si衬底上的III族氮化物层的一个挑战包括需要高温来生长III族氮化物层。硅和氧(O2)的溶解度在III族氮化物层生长温度(1000℃+)下极高。这可以使得来自III族氮化物层的分子种类从Si衬底材料扩散到III族氮化物层内。这种混合通常被称为相互扩散。例如，来自衬底的一种或多种杂质(诸如利用硅衬底时的硅或氧)可以相互扩散到III族氮化物层内。结果是在III族氮化物层中非故意掺杂，导致整体器件性能下降。
因此，参照图3，本发明涉及集成电路300及其制造方法。集成电路300包括上覆具有第一晶格结构的Si衬底302的扩散阻挡层304。扩散阻挡层304可以被布置成阻止来自Si衬底的Si和O2扩散到具有第二晶格结构的III族氮化物层318内。在一些实施例中，结构还包括晶格匹配结构330，其设置在硅衬底302和III族氮化物层318之间并且被布置成作为衬底302的第一晶格结构和III族氮化物层318的第二晶格结构的界面。晶格匹配结构330包括第一区域308和第二区域314。第一区域308包括在第一温度下形成的第一AlN层308(a)和在高于第一温度的第二温度下形成的第二AlN层308(b)。第二区域314包括多个梯度AlxGa1-xN层。
图1A至图1I示出根据本发明形成集成电路100的制造方法的多个部分截面图。在图1A中，提供具有第一晶格结构的衬底102。当衬底102包括硅衬底时，其优选具有(111)表面取向，但是也可以使用具有其他表面取向诸如(100)和(110)的硅衬底。在一个实施例中，衬底厚约800nm(纳米)至约2000nm。
可以理解，本文中所提及的“半导体衬底”可以包含任何类型的半导体材料，包括块状硅晶圆。此外，术语半导体衬底还可以包括含有非半导体材料(尤其是诸如绝缘体上硅(SOI)、部分SOI衬底中的氧化物；多晶硅；非晶硅或有机材料)的结构。在一些实施例中，半导体衬底还可以包括堆叠或者以其他方式粘附在一起的多个晶圆或管芯。半导体衬底可以包括从硅锭切割的晶圆，和/或在下面的衬底上形成的任何其他类型的半导体/非半导体和/或沉积或生长(例如，外延)层。
参照图1B，沉积103上覆衬底102的扩散阻挡层104。在一个实施例中，阻挡层104包含Al2O3、SixNy、ZnO、MgO、La2O3或Y2O3。在一个实施例中，阻挡层104包括单晶氧化铝(Al2O3)膜，又称蓝宝石。阻挡层104可以用于阻止来自硅衬底的硅和氧相互扩散到随后将形成的III族氮化物层(例如氮化镓(GaN)、氮化铝(AlN)或氮化铟(InN))内。可以通过许多不同的方法形成阻挡层104。例如，在一个实施例中，通过原子层沉积(ALD)或分子束外延(MBE)形成阻挡层。在采用ALD的一个实施例中，生长温度可以为约200℃至约400℃，压力为约100托至约10托，以及生长时间为约5分钟直至约30分钟。
在沉积阻挡层104之后，实施图1C中的沉积后退火工艺105。在一个实施例中，可以在约600℃至约1300℃的温度下实施沉积后退火工艺105，并且在一个实施例中，在约900℃的温度下实施沉积后退火工艺105。退火时间可以介于约30秒至约1800秒的范围内，并且在一个实施例中，退火时间为约300秒。工艺105将形成α-Al2O3或γ-Al2O3单晶结构104’。
然后在Si衬底102和随后形成的III族氮化物层之间形成晶格匹配结构(图1F中的130)。晶格匹配结构130充当具有第一晶格结构的Si衬底102和具有不同于第一晶格结构的第二晶格结构的III族氮化物层之间的界面。在一个实施例中，晶格匹配结构130的形成包括形成第一区域(图1E中的108)和第二区域(图1F中的114)。
回到图1D，实施沉积工艺106以形成晶格匹配结构的第一区域108。第一区域108包括在第一温度下形成的第一AlN层。因此，在一个实施例中，第一AlN层108(a)可以是低温AlN(LT-AlN)，其可以在约750℃直至约1100℃的温度下形成。在一个实施例中，将形成厚度为约10nm至约100nm的LT-AlN 108(a)，在另一实施例中形成厚度为约50nm的LT-AlN 108(a)。在一个实施例中，沉积工艺106可以包括金属有机化学汽相沉积(MOCVD)工艺。
然后通过工艺110在第一层108(a)上方形成第二AlN层108(b)以完成晶格匹配结构的第一区域108的形成，如图1E所示。在高于形成第一层108(a)的第一温度的第二温度下形成第二AlN层108(b)。因此，在一个实施例中，第二AlN层108(b)可以是高温AlN(HT-AlN)，其可以在约1000℃至约1300℃的温度下形成，在一个实施例中，其厚度为约50nm至约200nm，而在另一实施例中，其厚度为约150nm。
在图1F中，通过工艺112形成晶格匹配结构的第二区域114。在一个实施例中，第二区域114包括多个梯度氮化铝镓(AlxGa1-xN)层。应当注意到，虽然图1F示出第二区域114为单层，但第二区域由多个层形成是可以预期的。在一个实施例中，多个层可以包括约三个至约六个层。第二区域114的梯度AlxGa1-xN层的总厚度为约500nm至约1000nm，并且通过例如MOCVD工艺在约1000℃至约1200℃的温度下沉积第二区域114的梯度AlxGa1-xN层。
“梯度”AlxGa1-xN层意为在层的总厚度中，相应的铝含量的相对量将随着在层中的深度而变化。相对量可以随着远离硅衬底的距离而逐渐变化以降低晶格参数，从而使得相对浓度逐渐变化。因此，在一个实施例中，其中使用三个AlxGa1-xN层，在第一层中，x可以为约0.9至约0.7。在第二AlxGa1-xN层中，x可以为约0.4至约0.6，而在第三AlxGa1-xN层中，x可以为约0.15至0.3。
在图1G中，在一个实施例中，然后通过沉积工艺116(诸如MOCVD)形成上覆晶格匹配结构130的第二区域114的III族氮化物层118。在一个实施例中，III族氮化物层118将包括GaN层。在一个实施例中，III族氮化物层118可以在约1000℃至约1200℃的温度下形成并且厚度为约1μm至约3μm。
然后通过工艺(未示出)形成上覆III族氮化物层118的有源层122，如图1H所示。有源层122可以包括例如AlN/AlGaN层。在一个实施例中，可以形成厚度为约10nm至约40nm的有源层122。
图1I示出其中可以利用本文所公开的集成电路100的高电子迁移率晶体管器件(HEMT)的形成。可以采用光刻或电子束光刻工艺形成栅极区128。形成源极区124金属接触件和漏极区126金属接触件。这通常通过一个或多个工艺(包括光刻或电子束金属沉积工艺)完成。通常在形成之后对源极124和漏极126区域的材料进行退火。
图2示出根据本发明的实施例用于形成半导体结构的方法200的一些实施例的流程图。虽然在下文示出方法200并将其描述为一系列动作或行为，但可以理解，所示出的这些动作或行为的次序并不以限制意义进行解释。例如，一些动作可以以不同的次序进行和/或与除了本文示出和/或描述的动作或行为以外的其他动作或行为同时进行。此外，不是所有示出的动作都为实施本文描述的一个或多个方面或实施例所必需的。并且，本文描述的一个或多个动作可以以一个或多个分开的动作和/或阶段进行实施。
在步骤202，提供硅衬底。然后在步骤204，在衬底上方形成扩散阻挡层。
在步骤206，实施扩散阻挡层的沉积后退火(PDA)以形成α-Al2O3或γ-Al2O3单晶结构。
在步骤208，通过形成第一AlN层，接着形成上覆第一AlN层的第二AlN层来形成上覆扩散阻挡层的晶格匹配结构的第一区域。
在步骤210，通过形成多个AlxGa1-xN层来形成上覆第一区域的晶格匹配结构的第二区域。
在步骤212，形成上覆晶格匹配结构的第二区域的III族氮化物层。然后在步骤214，形成上覆III族氮化物层的有源层。
然后在步骤216，形成源极和漏极区域以及栅极结构。还可以形成互连层以将器件互连起来，如其他工艺步骤也能实现的那样，但是为了简明省略了这些步骤。然后方法结束。
应当理解，根据对说明书和附图的阅读和/或理解，本领域的普通技术人员可以想到等效的替换和/或修改。本发明包括所有这些修改和替换，因而通常预期并不用于限制。此外，特定部件或方面可能仅参照若干实施方案中的一种进行公开，这样的部件或方面可以与可能期望的其他实施方案的一个或多个其他部件和/或方面相结合。并且，就在本文中使用的术语“包含”、“具有”、“与”和/或它们的变体方面来说，这些术语旨在包含在如“包括”的意思中。而且，“示例性”仅意味着是实例，而不是最好的。还可以理解，为了简明和易于理解的目的，本文中描述的部件、层和/或元件用相对于另一部件、层和/或元件的具体尺寸和/或方向示出，并且实际的尺寸和/或方向可以与本文中示出的显著不同。
因此，本发明涉及一种集成电路，该集成电路包括具有第一晶格结构的硅衬底。该集成电路还包括设置在硅衬底上方并且具有不同于第一晶格结构的第二晶格结构的GaN层。该集成电路还包括布置在硅衬底和GaN层之间并且布置成作为第一晶格结构与第二晶格结构的界面的晶格匹配结构。该集成电路还包括布置在硅衬底和晶格匹配结构之间的扩散阻挡层，扩散阻挡层被配置成限制来自硅衬底的硅和氧扩散到晶格匹配结构。
在另一实施例中，本发明涉及用于形成半导体结构的方法。该方法包括提供硅衬底和形成上覆硅衬底的扩散阻挡层，扩散阻挡层被配置成阻止硅衬底的硅和氧扩散穿过扩散阻挡层。该方法还包括在扩散阻挡层和III族氮化物层之间形成晶格匹配结构。该方法还包括在晶格匹配结构上方形成III族氮化物层。

Claims (10)

1.一种集成电路，包括：
硅衬底，具有第一晶格结构；
GaN层，设置在所述硅衬底上方并且具有不同于所述第一晶格结构的第二晶格结构；
晶格匹配结构，布置在所述硅衬底和所述GaN层之间并且布置成作为所述第一晶格结构与所述第二晶格结构的界面；以及
扩散阻挡层，布置在所述硅衬底和所述晶格匹配结构之间，所述扩散阻挡层配置成限制来自所述硅衬底的硅和氧扩散至所述晶格匹配结构。
2.根据权利要求1所述的集成电路，其中，所述扩散阻挡层包括单晶阿尔法或伽马晶体结构。
3.根据权利要求1所述的集成电路，其中，所述晶格匹配结构包括第一区域和第二区域。
4.根据权利要求3所述的集成电路，其中，所述晶格匹配结构的第一区域包括在第一温度下形成的第一氮化铝层和在高于所述第一温度的第二温度下形成的第二氮化铝层。
5.根据权利要求4所述的集成电路，其中，所述第一氮化铝层的厚度为约10nm至约100nm，所述第二氮化铝层的厚度为约50nm至约200nm。
6.根据权利要求1所述的集成电路，其中，所述晶格匹配结构的第二区域包括多个梯度AlxGa1-xN层。
7.根据权利要求6所述的集成电路，其中，所述多个梯度AlxGa1-xN层包括3个层，在第一层中x为约0.9至约0.7，在第二层中x为约0.4至约0.6，而在第三层中x为约0.15至约0.3。
8.一种用于形成半导体结构的方法，包括：
提供硅衬底；
形成上覆所述硅衬底的扩散阻挡层，所述扩散阻挡层配置成阻止所述硅衬底的硅和氧扩散穿过所述扩散阻挡层；
在所述扩散阻挡层和III族氮化物层之间形成晶格匹配结构；
在所述晶格匹配结构上方形成所述III族氮化物层。
9.根据权利要求8所述的方法，其中，形成所述晶格匹配结构包括形成第一区域和第二区域。
10.根据权利要求8所述的方法，还包括实施所述扩散阻挡层的沉积后退火。
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