CN103545347A - 一种具有内置二极管的igbt结构及其制造方法 - Google Patents
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Abstract
本发明提供一种具有内置二极管的IGBT结构及其制造方法，通过在半导体衬底的正面形成条形元胞区，在半导体衬底的背面形成交替平行排列的p型和n型条形掺杂区，正面条形元胞区和背面p型和n型条形掺杂区相互垂直，从而实现在制造IGBT的过程中,利用单面光刻机即可方便地完成晶圆背面结构与正面结构的自对准。并且，通过调整p型条形掺杂区与n型条形掺杂区的宽度比例，可以优化器件性能。此外，根据本发明实施例的具有内置二极管的IGBT由于结构分布均匀，器件工作时电流、功耗、温度等分布均匀，从而增强器件的稳定性。
Description
技术领域
本发明涉及半导体设计及制造技术领域，特别涉及一种具有内置二极管的IGBT（Insulated Gate Bipolar Transistor，绝缘栅双极晶体管）结构及其制造方法。
背景技术
IGBT结合了功率MOSFET（Metal-Oxide-Semiconductor-Field-Effect-Transistor，金属氧化物半导体场效应晶体管）及功率晶体管的优点，具有工作频率高，控制电路简单，电流密度高，通态压低等特点，广泛应用于功率控制领域。在实际应用中，IGBT很少作为一个独立器件使用，尤其在感性负载的条件下，IGBT需要一个快恢复二极管续流。因此现有的IGBT产品，一般采用反并联一个二极管以起到续流作用，保护IGBT。
为降低成本，反并联的二极管可以集成在IGBT芯片内，即集成反并联二极管的IGBT或具有内置二极管的IGBT。图1为典型的具有内置二极管的IGBT结构剖面图。
如图1所示，以n沟道IGBT为例，该IGBT包括：半导体衬底207’，形成在衬底207’中的两个p型阱区206’，分别形成在每个p型阱区206’中的表面区域的n型源区205’，依次形成在半导体衬底207’的正面上的第一绝缘层204’、多晶硅层203’、第二绝缘层202’和金属电极201’，形成在半导体衬底207’的背面上的p型集电区208’、n型集电区209’和金属电极210’。其中，半导体衬底207’为n-漂移区，多晶硅层203’为门极，金属电极210’连接p型集电区208’和n型集电区209’构成集电极，金属电极201’连接两个p型阱区206’和两个n型源区205’构成发射极。
集成反并联二极管的IGBT的背面区域引入n型集电区的209’，由于n型集电区209’相对p型阱区206’的位置变化将会引起器件过流路径的变化，从而导致器件性能发生变化。因此，为保证产品性能一致性，在制作集成反并联二极管的IGBT的背面区域时，在光刻工艺中，需要将晶圆背面的掩膜板（mask）图案与已形成的晶圆正面结构的图案进行对准。由于在进行背面光刻时，晶圆已经翻转为背面朝上，普通的单面光刻机无法利用正面的对准标记，故背面的n型集电区的209’的图案无法与正面结构的图案对准，需要采用昂贵的双面光刻机。
发明内容
本发明的目的旨在至少解决上述技术缺陷之一，特别是解决具有内置二极管的IGBT的背面结构与正面结构的需要采用昂贵的双面光刻机才能对准的问题，提供一种具有内置二极管的IGBT结构及其制造方法，利用单面光刻机完成晶圆背面结构与正面结构的自对准，并且提高器件的稳定性。
为达到上述目的，本发明一方面提出了一种具有内置二极管的IGBT结构，包括：半导体衬底；多个条形元胞区，所述多个条形元胞区形成在所述半导体衬底的第一表面，且沿第一方向平行排列，每个所述条形元胞区包括：形成在所述半导体衬底中的第一阱区和第二阱区，位于所述第一阱区和第二阱区之间的积累区，形成在所述第一阱区中的第一源区，形成在所述第二阱区中的第二源区，和形成在所述半导体衬底上的第一绝缘层、栅极层、第二绝缘层、第一金属层，其中，所述第一绝缘层覆盖部分所述第一源区、部分所述第一阱区、所述积累区、部分所述第二阱区、部分所述第二源区，所述栅极层形成在所述第一绝缘层上，所述第二绝缘层覆盖部分所述第一源区、所述栅极层、部分所述第二源区，所述第一金属层覆盖部分所述第一阱区、部分所述第一源区、所述第二绝缘层、部分所述第二源区、部分所述第二阱区；和多个第一类型条形掺杂区和多个第二类型条形掺杂区，所述多个第一类型条形掺杂区和多个第二类型条形掺杂区形成在所述半导体衬底的第二表面，且沿第二方向交替平行排列，所述第二方向和第一方向相互垂直，所述多个第一类型条形掺杂区和多个第二类型条形掺杂区上形成有第二金属层。
其中，第一类型条形掺杂区和第二类型条形掺杂区分布为第一类型集电区和第二类型集电区，第一类型集电区与条形元胞区构成IGBT结构，第二类型集电区与条形元胞区构成MOSFET结构，MOSFET结构寄生的二极管构成IGBT的反并联二极管。
在本发明的一个实施例中，所述半导体衬底为半导体晶圆，所述第一方向平行或垂直于所述半导体晶圆的主平边。借助晶圆的主平边可以方便地实现晶圆正面条形元胞区和背面条形掺杂区的自对准。
在本发明的一个实施例中，相邻的第一类型条形掺杂区和第二类型条形掺杂区之间的间距D满足：D≥0。
在本发明的一个实施例中，所述半导体衬底为第二类型轻掺杂，所述第一阱区和第二阱区为第一类型掺杂，所述第一源区和第二源区为第二类型掺杂。
本发明另一方面还提出了一种本发明第一方面提供的具有内置二极管的IGBT结构的制造方法，该方法包括以下步骤：提供所述半导体衬底；在所述半导体衬底的所述第一表面形成沿所述第一方向平行排列的所述多个条形元胞区；在所述半导体衬底的所述第二表面形成沿所述第二方向交替平行排列的所述多个第一类型条形掺杂区和所述多个第二类型条形掺杂区；在所述多个第一类型条形掺杂区和多个第二类型条形掺杂区上形成第二金属层。
在本发明的一个实施例中，其特征在于，所述半导体衬底为半导体晶圆，所述第一方向平行或垂直于所述半导体晶圆的主平边。借助晶圆的主平边可以方便地实现晶圆正面条形元胞区和背面条形掺杂区的自对准。
在本发明的一个实施例中，相邻的第一类型条形掺杂区和第二类型条形掺杂区之间的间距D满足：D≥0。
在本发明的一个实施例中，所述半导体衬底为第二类型轻掺杂，所述第一阱区和第二阱区为第一类型掺杂，所述第一源区和第二源区为第二类型掺杂。
在本发明的一个实施例中，形成所述多个第一类型条形掺杂区和所述多个第二类型条形掺杂区包括以下步骤：在所述半导体衬底的所述第二表面上形成图案化的第一掩膜层，所述第一掩膜层覆盖所述第二表面预设为所述第二类型条形掺杂区的区域；对所述半导体衬底的所述第二表面进行第一类型掺杂；去除所述第一掩膜层。
在本发明的一个实施例中，形成所述多个第一类型条形掺杂区和所述多个第二类型条形掺杂区包括以下步骤：对所述半导体衬底的所述第二表面进行第二类型掺杂；在所述半导体衬底的所述第二表面上形成图案化的第二掩膜层，所述第二掩膜层覆盖所述第二表面预设为所述第二类型掺杂区的区域；对所述半导体衬底的所述第二表面进行第一类型掺杂，以使暴露的所述第二表面区域反型为第一类型掺杂；去除所述第二掩膜层。
在本发明的一个实施例中，形成所述多个第一类型条形掺杂区和所述多个第二类型条形掺杂区包括以下步骤：对所述半导体衬底的所述第二表面进行第一类型掺杂；在所述半导体衬底的所述第二表面上形成图案化的第三掩膜层，所述第三掩膜层覆盖所述第二表面预设为所述第一类型掺杂区的区域；对所述半导体衬底的所述第二表面进行第二类型掺杂，以使暴露的所述第二表面区域反型为第二类型掺杂；去除所述第三掩膜层。
在本发明的一个实施例中，形成所述多个第一类型条形掺杂区和所述多个第二类型条形掺杂区包括以下步骤：在所述半导体衬底的所述第二表面上形成图案化的第四掩膜层，所述第四掩膜层覆盖所述第二表面预设为所述第二类型掺杂区的区域；刻蚀暴露的所述第二表面区域以在所述半导体衬底中形成第一凹槽；对所述半导体衬底的所述第二表面进行第一类型掺杂；去除所述第四掩膜层；在所述半导体衬底的所述第二表面上形成图案化的第五掩膜层，所述第五掩膜层覆盖所述第一凹槽；对所述半导体衬底的所述第二表面进行第二类型掺杂；去除所述第五掩膜层。
在本发明的一个实施例中，所述第五掩膜层沿所述第一方向的宽度大于或等于所述第一凹槽的宽度。
在本发明的一个实施例中，形成所述多个第一类型条形掺杂区和所述多个第二类型条形掺杂区包括以下步骤：对所述半导体衬底的所述第二表面进行第一类型掺杂；在所述半导体衬底的所述第二表面上形成图案化的第六掩膜层，所述第六掩膜层覆盖所述第二表面预设为所述第一类型掺杂区的区域；刻蚀暴露的所述第二表面区域以在所述半导体衬底中形成第二凹槽；对所述半导体衬底的所述第二表面进行第二类型掺杂；去除所述第六掩膜层。
本发明提供一种具有内置二极管的IGBT结构及其制造方法，通过在半导体衬底的正面形成条形元胞区，在半导体衬底的背面形成交替平行排列的p型和n型条形掺杂区，正面条形元胞区和背面p型和n型条形掺杂区相互垂直，从而实现在制造IGBT的过程中,利用单面光刻机即可方便地完成晶圆背面结构与正面结构的自对准。并且，通过调整p型条形掺杂区与n型条形掺杂区的宽度比例，可以优化器件性能。此外，根据本发明实施例的具有内置二极管的IGBT由于结构分布均匀，器件工作时电流、功耗、温度等分布均匀，从而增强器件的稳定性。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为典型的具有内置二极管的IGBT结构剖面图；
图2为本发明实施例的晶圆第一表面的条形元胞和第二表面的p型和n型条形掺杂区的分布示意图；
图3为本发明另一实施例的晶圆第一表面的条形元胞和第二表面的p型和n型条形掺杂区的分布示意图；
图4为图2或图3所示的具有内置二极管的IGBT晶圆的立体示意图；
图5-6为本发明实施例一的在晶圆第二表面形成p型和n型条形掺杂区的方法的中间步骤的结构剖面图；
图7-9为本发明实施例二的在晶圆第二表面形成p型和n型条形掺杂区的方法的中间步骤的结构剖面图；
图10-12为本发明实施例三的在晶圆第二表面形成p型和n型条形掺杂区的方法的中间步骤的结构剖面图；
图13-16为本发明实施例四的在晶圆第二表面形成p型和n型条形掺杂区的方法的中间步骤的结构剖面图；
图17-20为本发明实施例二的在晶圆第二表面形成p型和n型条形掺杂区的方法的中间步骤的结构剖面图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
需要说明的是，此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。进一步地，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
本发明提供一种具有内置二极管的IGBT结构，如图2和图3所示，该IGBT结构包括：半导体衬底，形成在半导体衬底的第一表面100的沿第一方向平行排列的多个条形元胞区1，形成在半导体衬底的第二表面200的沿第二方向交替平行排列的多个第一类型条形掺杂区2和多个第二类型条形掺杂区3。在本发明各实施例中，将半导体衬底的第一表面100定义为正面，将半导体衬底的第二表面200定义为背面；且将第一类型掺杂定义为p型掺杂，将第二类型掺杂定义为n型掺杂。上述限定仅为描述方便起见，因此不能理解为对本发明的限制，本领域技术人员可以理解，与之相反的限定，同样可以实现本发明。
其中，第一方向和第二方向相互垂直，从而在光刻形成半导体衬底背面的结构图案时，不需要将衬底背面的mask图案与已形成的衬底正面结构的图案进行对准，只需保证衬底背面的mask图案中的条纹方向与衬底正面的条形元胞区的方向相互垂直，从而达到正面结构图案和背面结构图案自对准的目的。
半导体衬底包括但不限于基本半导体，例如硅、锗、金刚石，或化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。半导体衬底可以可选地包括外延层，可以包括各种掺杂配置，可以被应力改变以增强其性能，以及也可以包括绝缘体上硅（SOI）结构。在本实施例中，半导体衬底可以为n型轻掺杂衬底。
图2和图3分别为本发明两个实施例的晶圆正面的条形元胞和背面的p型和n型条形掺杂区的分布示意图。由于半导体衬底通常可以为半导体晶圆，因此在本发明优选的实施例中，可以借助晶圆的主平边，将正面100的条形元胞区1的条纹方向（即第一方向）设置为与主平边平行，将背面200的p型条形掺杂区2和n型条形掺杂区3的条纹方向（即第二方向）设置为与主平边垂直，如图2所示；或者将正面100的条形元胞区1的条纹方向设置为与主平边垂直，将背面200的p型条形掺杂区2和n型条形掺杂区3的条纹方向设置为与主平边平行，如图3所示。从而方便地实现晶圆正面条形元胞区和背面条形掺杂区的自对准。需指出的是，根据本发明实施例的具有内置二极管的IGBT结构，还可以通过调整p型条形掺杂区与n型条形掺杂区的宽度比例，优化器件性能。
图4为图2或图3所示的具有内置二极管的IGBT晶圆的立体示意图。其中，正面100的条形元胞区1的结构同样可以参考图4。如图4所示，条形元胞区1包括：形成在半导体衬底300中的第一阱区101和第二阱区102，形成在第一阱区101和第二阱区102之间的半导体衬底300中的积累区105，形成在第一阱区101中的第一源区103，形成在第二阱区102中的第二源区104，和依次堆叠形成在半导体衬底300上的第一绝缘层106、栅极层107、第二绝缘层108、第一金属层109。其中，第一绝缘层107覆盖部分第一源区103、部分第一阱区101、积累区105、部分第二阱区102、部分第二源区104；栅极层107形成在第一绝缘层106上，栅极层107的材料可以为多晶硅；第二绝缘层108覆盖部分第一源区103、栅极层107、部分第二源区104，第二绝缘层108用于隔离栅极层107和第一金属层109，绝缘层的材料包括氧化硅、氧化氮等介质材料；第一金属层109覆盖部分第一阱区101、部分第一源区103、第二绝缘层108、部分第二源区104、部分第二阱区102。
如图4所示，衬底的背面200在与条形元胞区1的条纹方向垂直的方向形成有交替排列的p型条形掺杂区2和n型条形掺杂区3，即条形元胞区1所包含的各个区域的延伸方向与p型条形掺杂区2和n型条形掺杂区3的延伸方向相互垂直。其中，p型条形掺杂区2为p型集电区2，n型条形掺杂区3为n型集电区3。p型集电区2和n型集电区3上形成有第二金属层201，用于连接p型集电区和n型集电区构成集电极；栅极层107构成门极；第一金属层109连接第一阱区101、第一源区103、第二阱区102、第二源区104构成发射极。p型集电区2与条形元胞区1构成IGBT结构，n型集电区3与条形元胞区1构成MOSFET结构，MOSFET结构寄生的二极管构成IGBT的反并联二极管。
需说明的是，相邻的p型条形掺杂区2和n型条形掺杂区3之间的间距D满足：D≥0，即n型条形掺杂区3与其相邻的p型条形掺杂区2可以存在一定的间距，同样的p型条形掺杂区2与其相邻的n型条形掺杂区3可以存在一定的间距。图2和图3中仅示出D=0的情况。
需说明的是，本发明实施例以n沟道IGBT为例描述，对于p沟道IGBT可以参考本发明实施例进行，在此不再赘述。n沟道IGBT器件各部分的掺杂情况可以如下：半导体衬底300为n型轻掺杂，第一阱区101和第二阱区102为p型掺杂，沟道区位于第一阱区101和第二阱区102的表面，即沟道区为p型掺杂，第一源区103和第二源区104为n型掺杂。
本发明进一步提供一种上述具有内置二极管的IGBT结构的制造方法。该方法包括以下步骤：
步骤S1：提供半导体衬底300。在本发明实施例中，半导体衬底300可以为半导体晶圆。由于在本发明实施例中，以n沟道IGBT为例，本步骤还可以包括对半导体晶圆300进行n型轻掺杂。
步骤S2：在半导体衬底300的正面100形成沿第一方向平行排列的多个条形元胞区1。需指出的是，本发明对单个元胞区1的形成方法不作限定，本领域技术人员应该理解，单个元胞区1的形成方法包括但不限于下述方法：
步骤S21：在半导体衬底300中形成第一阱区101和第二阱区102。例如，以半导体衬底300的正面100为操作面，首先通过光刻形成掩膜层，该掩膜层覆盖正面100上除预设为第一阱区101和第二阱区102的区域之外的其它区域，然后通过注入或扩散以在半导体衬底300中形成p型掺杂的第一阱区101和p型掺杂的第二阱区102。需指出的是，在本实施例中，由于半导体衬底300为n型轻掺杂，因此位于第一阱区101和第二阱区102之间的半导体衬底300区域即为沟道区105，从而不需要额外对沟道区105进行掺杂。
步骤S22：第一阱区101和第二阱区102中形成第一源区103和第二源区104，例如，首先通过光刻形成掩膜层，该掩膜层覆盖正面100上除预设为第一源区103和第二源区104的区域之外的其它区域，然后通过注入或扩散以在第一阱区101和第二阱区102中形成n型掺杂的第一源区103和n型掺杂的第二源区104。其中，第一源区103和第二源区104分别形成在第一阱区101和第二阱区102中接近表面的区域。
步骤S23：在半导体衬底300的正面100上依次形成第一绝缘层106、栅极层107、第二绝缘层108和第一金属层109。例如，可以通过淀积、光刻、刻蚀等工艺步骤形成上述各层。其中，形成各层的顺序可以根据具体工艺步骤进行调整。
步骤S3：在半导体衬底300的背面200形成沿第二方向交替平行排列的多个p型条形掺杂区2和多个n型条形掺杂区3，第二方向和第一方向相互垂直。
步骤S4：在多个p型条形掺杂区2和多个n型条形掺杂区3上形成第二金属层201。
在本发明优选的实施例中，第一方向平行或垂直于半导体晶圆的主平边，则第二方向对应地垂直或平行于半导体晶圆的主平边。借助晶圆的主平边可以方便地实现晶圆正面条形元胞区和背面条形掺杂区的自对准。关于步骤S3，下面具体给出五个实施方案。需说明的是，以下五个实施例仅为实施本发明可选的方案，不能理解为对本发明的限制。另外，需要说明的是，相邻的p型条形掺杂区2和n型条形掺杂区3之间的间距D满足：D≥0，以下为描述方便起见，仅在实施例四的对应附图中显示D>0的情况，其余实施例的附图均显示D=0的情况。
实施例一
图5-6为本发明实施例一的在晶圆背面形成p型和n型条形掺杂区的方法的中间步骤的结构剖面图。如图5-6所示，步骤S3包括：
步骤S311：在晶圆300的背面200上形成图案化的第一掩膜层110，第一掩膜层110覆盖背面200预设为p型条形掺杂区的区域，如图5所示。
步骤S312：对晶圆300的背面200进行p型掺杂，如图5所示。
步骤S313：去除第一掩膜层110，形成p型条形掺杂区2和n型条形掺杂区3，如图6所示。
实施例二
图7-9为本发明实施例二的在晶圆背面形成p型和n型条形掺杂区的方法的中间步骤的结构剖面图。如图7-9所示，步骤S3包括：
步骤S321：对晶圆300的背面200进行n型掺杂，如图7所示。
步骤S322：在晶圆300的背面200上形成图案化的第二掩膜层111，第二掩膜层111覆盖背面200预设为n型条形掺杂区的区域，如图8所示。
步骤S323：对晶圆300的背面200进行p型掺杂，以使暴露的背面200区域反型为p型掺杂，如图8所示。
步骤S324：去除第二掩膜层111，形成p型条形掺杂区2和n型条形掺杂区3，如图9所示。
实施例三
图10-12为本发明实施例三的在晶圆背面形成p型和n型条形掺杂区的方法的中间步骤的结构剖面图。如图10-12所示，步骤S3包括：
步骤S331：对晶圆300的背面200进行p型掺杂，如图10所示。
步骤S332：在晶圆300的背面200上形成图案化的第三掩膜层112，第三掩膜层112覆盖背面200预设为p型条形掺杂区的区域，如图11所示。
步骤S333：对晶圆300的背面200进行n型掺杂，以使暴露的背面200区域反型为n型掺杂，如图11所示。
步骤S334：去除第三掩膜层112，形成p型条形掺杂区2和n型条形掺杂区3，如图12所示。
实施例四
图13-16为本发明实施例四的在晶圆背面形成p型和n型条形掺杂区的方法的中间步骤的结构剖面图。如图13-16所示，步骤S3包括：
步骤S341：在晶圆300的背面200上形成图案化的第四掩膜层113，第四掩膜层113覆盖背面200预设为n型条形掺杂区的区域，如图13所示。
步骤S342：刻蚀暴露的背面200区域以在晶圆300中形成第一凹槽114，如图13所示。
步骤S343：对晶圆300的背面200进行p型掺杂,如图14所示。
步骤S344：去除所述第四掩膜层113，如图15所示。
步骤S345：在晶圆300的背面200上形成图案化的第五掩膜层115，第五掩膜层115覆盖第一凹槽114。其中，第五掩膜层115沿第一方向的宽度大于或等于第一凹槽114的宽度，即第五掩膜层115不仅可以完全覆盖第一凹槽114，还可以覆盖部分第一凹槽114边缘部分的非凹槽区域的背面200，如图15所示。
步骤S346：对晶圆300的背面200进行n型掺杂,如图15所示。
步骤S347：去除第五掩膜层115，形成p型条形掺杂区2和n型条形掺杂区3，如图16所示。其中，相邻的p型条形掺杂区2和n型条形掺杂区3之间的间距D满足：D≥0，其中图16所示为D>0的情况。
实施例五
图17-20为本发明实施例五的在晶圆背面形成p型和n型条形掺杂区的方法的中间步骤的结构剖面图。如图17-20所示，步骤S3包括：
步骤S351：对晶圆300的背面200进行p型掺杂，如图17所示。
步骤S352：在晶圆300的背面200上形成图案化的第六掩膜层116，第六掩膜层116覆盖背面200预设为p型条形掺杂区的区域，如图18所示。
步骤S353：刻蚀暴露的背面200区域以在晶圆300中形成第二凹槽117，如图18所示。
步骤S354：对晶圆300的背面200进行n型掺杂,如图19所示。
步骤S355：去除第六掩膜层116，形成p型条形掺杂区2和n型条形掺杂区3，如图20所示。
本发明提供一种具有内置二极管的IGBT结构及其制造方法，通过在半导体衬底的正面形成条形元胞区，在半导体衬底的背面形成交替平行排列的p型和n型条形掺杂区，正面条形元胞区和背面p型和n型条形掺杂区相互垂直，从而实现在制造IGBT的过程中,利用单面光刻机即可方便地完成晶圆背面结构与正面结构的自对准。并且，通过调整p型条形掺杂区与n型条形掺杂区的宽度比例，可以优化器件性能。此外，根据本发明实施例的具有内置二极管的IGBT由于结构分布均匀，器件工作时电流、功耗、温度等分布均匀，从而增强器件的稳定性。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同限定。
Claims (14)
1.一种具有内置二极管的IGBT结构，其特征在于，包括：
半导体衬底；
多个条形元胞区，所述多个条形元胞区形成在所述半导体衬底的第一表面，且沿第一方向平行排列，每个所述条形元胞区包括：形成在所述半导体衬底中的第一阱区和第二阱区，位于所述第一阱区和第二阱区之间的积累区，形成在所述第一阱区中的第一源区，形成在所述第二阱区中的第二源区，和形成在所述半导体衬底上的第一绝缘层、栅极层、第二绝缘层、第一金属层，其中，所述第一绝缘层覆盖部分所述第一源区、部分所述第一阱区、所述积累区、部分所述第二阱区、部分所述第二源区，所述栅极层形成在所述第一绝缘层上，所述第二绝缘层覆盖部分所述第一源区、所述栅极层、部分所述第二源区，所述第一金属层覆盖部分所述第一阱区、部分所述第一源区、所述第二绝缘层、部分所述第二源区、部分所述第二阱区；和
多个第一类型条形掺杂区和多个第二类型条形掺杂区，所述多个第一类型条形掺杂区和多个第二类型条形掺杂区形成在所述半导体衬底的第二表面，且沿第二方向交替平行排列，所述第二方向和第一方向相互垂直，所述多个第一类型条形掺杂区和多个第二类型条形掺杂区上形成有第二金属层。
2.如权利要求1所述的具有内置二极管的IGBT结构，其特征在于，所述半导体衬底为半导体晶圆，所述第一方向平行或垂直于所述半导体晶圆的主平边。
3.如权利要求1所述的具有内置二极管的IGBT结构，其特征在于，相邻的第一类型条形掺杂区和第二类型条形掺杂区之间的间距D满足：D≥0。
4.如权利要求1所述的具有内置二极管的IGBT结构，其特征在于，所述半导体衬底为第二类型轻掺杂，所述第一阱区和第二阱区为第一类型掺杂，所述第一源区和第二源区为第二类型掺杂。
5.一种如权利要求1所述的具有内置二极管的IGBT结构的制造方法，其特征在于，包括以下步骤：
提供所述半导体衬底；
在所述半导体衬底的所述第一表面形成沿所述第一方向平行排列的所述多个条形元胞区；
在所述半导体衬底的所述第二表面形成沿所述第二方向交替平行排列的所述多个第一类型条形掺杂区和所述多个第二类型条形掺杂区，其中所述第二方向和第一方向相互垂直；
在所述多个第一类型条形掺杂区和多个第二类型条形掺杂区上形成第二金属层。
6.如权利要求5所述的具有内置二极管的IGBT结构的制造方法，其特征在于，所述半导体衬底为半导体晶圆，所述第一方向平行或垂直于所述半导体晶圆的主平边。
7.如权利要求5所述的具有内置二极管的IGBT结构的制造方法，其特征在于，相邻的第一类型条形掺杂区和第二类型条形掺杂区之间的间距D满足：D≥0。
8.如权利要求5所述的具有内置二极管的IGBT结构的制造方法，其特征在于，所述半导体衬底为第二类型轻掺杂，所述第一阱区和第二阱区为第一类型掺杂，所述第一源区和第二源区为第二类型掺杂。
9.如权利要求8所述的具有内置二极管的IGBT结构的制造方法，其特征在于，形成所述多个第一类型条形掺杂区和所述多个第二类型条形掺杂区包括以下步骤：
在所述半导体衬底的所述第二表面上形成图案化的第一掩膜层，所述第一掩膜层覆盖所述第二表面预设为所述第二类型条形掺杂区的区域；
对所述半导体衬底的所述第二表面进行第一类型掺杂；
去除所述第一掩膜层。
10.如权利要求8所述的具有内置二极管的IGBT结构的制造方法，其特征在于，形成所述多个第一类型条形掺杂区和所述多个第二类型条形掺杂区包括以下步骤：
对所述半导体衬底的所述第二表面进行第二类型掺杂；
在所述半导体衬底的所述第二表面上形成图案化的第二掩膜层，所述第二掩膜层覆盖所述第二表面预设为所述第二类型掺杂区的区域；
对所述半导体衬底的所述第二表面进行第一类型掺杂，以使暴露的所述第二表面区域反型为第一类型掺杂；
去除所述第二掩膜层。
11.如权利要求8所述的具有内置二极管的IGBT结构的制造方法，其特征在于，形成所述多个第一类型条形掺杂区和所述多个第二类型条形掺杂区包括以下步骤：
对所述半导体衬底的所述第二表面进行第一类型掺杂；
在所述半导体衬底的所述第二表面上形成图案化的第三掩膜层，所述第三掩膜层覆盖所述第二表面预设为所述第一类型掺杂区的区域；
对所述半导体衬底的所述第二表面进行第二类型掺杂，以使暴露的所述第二表面区域反型为第二类型掺杂；
去除所述第三掩膜层。
12.如权利要求8所述的具有内置二极管的IGBT结构的制造方法，其特征在于，形成所述多个第一类型条形掺杂区和所述多个第二类型条形掺杂区包括以下步骤：
在所述半导体衬底的所述第二表面上形成图案化的第四掩膜层，所述第四掩膜层覆盖所述第二表面预设为所述第二类型掺杂区的区域；
刻蚀暴露的所述第二表面区域以在所述半导体衬底中形成第一凹槽；
对所述半导体衬底的所述第二表面进行第一类型掺杂；
去除所述第四掩膜层；
在所述半导体衬底的所述第二表面上形成图案化的第五掩膜层，所述第五掩膜层覆盖所述第一凹槽；
对所述半导体衬底的所述第二表面进行第二类型掺杂；
去除所述第五掩膜层。
13.如权利要求12所述的具有内置二极管的IGBT结构的制造方法，其特征在于，所述第五掩膜层沿所述第一方向的宽度大于或等于所述第一凹槽的宽度。
14.如权利要求8所述的具有内置二极管的IGBT结构的制造方法，其特征在于，形成所述多个第一类型条形掺杂区和所述多个第二类型条形掺杂区包括以下步骤：
对所述半导体衬底的所述第二表面进行第一类型掺杂；
在所述半导体衬底的所述第二表面上形成图案化的第六掩膜层，所述第六掩膜层覆盖所述第二表面预设为所述第一类型掺杂区的区域；
刻蚀暴露的所述第二表面区域以在所述半导体衬底中形成第二凹槽；
对所述半导体衬底的所述第二表面进行第二类型掺杂；
去除所述第六掩膜层。
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Effective date of registration: 20191230 Address after: 518119 1 Yanan Road, Kwai Chung street, Dapeng New District, Shenzhen, Guangdong Patentee after: SHENZHEN BYD MICROELECTRONICS Co.,Ltd. Address before: BYD 518118 Shenzhen Road, Guangdong province Pingshan New District No. 3009 Patentee before: BYD Co.,Ltd. |
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| TR01 | Transfer of patent right | ||
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Address after: 518119 No.1 Yan'an Road, Kuiyong street, Dapeng New District, Shenzhen City, Guangdong Province Patentee after: BYD Semiconductor Co.,Ltd. Address before: 518119 No.1 Yan'an Road, Kuiyong street, Dapeng New District, Shenzhen City, Guangdong Province Patentee before: SHENZHEN BYD MICROELECTRONICS Co.,Ltd. Address after: 518119 No.1 Yan'an Road, Kuiyong street, Dapeng New District, Shenzhen City, Guangdong Province Patentee after: BYD Semiconductor Co.,Ltd. Address before: 518119 No.1 Yan'an Road, Kuiyong street, Dapeng New District, Shenzhen City, Guangdong Province Patentee before: BYD Semiconductor Co.,Ltd. |
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