CN103515415A - 叠层结构与其制造方法、以及包含其的电子装置 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000003475 lamination Methods 0.000 title abstract 5
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 238000000576 coating method Methods 0.000 claims description 60
- 239000011248 coating agent Substances 0.000 claims description 58
- 238000010276 construction Methods 0.000 claims description 53
- 229920002120 photoresistant polymer Polymers 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 22
- 238000009434 installation Methods 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 7
- 239000003989 dielectric material Substances 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 18
- 238000009413 insulation Methods 0.000 description 12
- 238000005224 laser annealing Methods 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 238000012545 processing Methods 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 239000000377 silicon dioxide Substances 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000004642 Polyimide Substances 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 229920002521 macromolecule Polymers 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000003153 chemical reaction reagent Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Materials Engineering (AREA)
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- Thin Film Transistor (AREA)
Abstract
本发明提供一种叠层结构与其制造方法、以及包含其的电子装置。该叠层结构包括：一基板；一第一缓冲层配置于该基板之上；以及，多条第一坑道配置于该缓冲层与该基板之间。
Description
技术领域
本发明是有关于一种叠层结构与其制造方法、以及包含其的电子装置，特别是关于一种具有绝热或散热能力的叠层结构与其制造方法、以及包含其的电子装置。
背景技术
在半导体、或光电产业中，常会对半导体结构施加一高温后继以低温冷却的热处理制程，进而使得半导体结构达到活化(activation)与退火(annealing)等目的。目前常用的热处理技术有：高温炉管(furnance)、激光退火(laser annealing)、一般式快速热处理(Rapid Thermal Annealing，RTA)、突发式高温快速退火(spikeRTA)、闪光热退火(Flash Lamp Anneal)等。举例来说，在低温多晶硅(LowTemperature Poly Silicon)薄膜晶体管的制程中，会以准分子激光退火的方式，将非晶硅通道层转换为多晶硅通道层，以增加电子移动性(mobility)，得到具有较佳性能的薄膜晶体管。然而，在对使用软性基板的可挠曲装置进行准分子激光退火制程时，由于准分子激光退火制程的瞬间加热温度可达1300℃以上，若多晶硅层与软性基板间的膜层具有较差的绝热能力，则软性基板将因高温而变形或劣化，导致装置性能下降甚至毁损。
此外，在对非晶硅层施行准分子激光退火使其转化成多晶硅层的过程中，若是多晶硅层与基板间的膜层的绝热能力不足，则经激光退火后的非晶硅(液态硅)的热量便会快速地由基板及缓冲层释放，使得硅管芯成长的时间受到限制，因此使得多晶硅层具有较小的硅管芯尺寸(grain size)。然而，多晶硅层中的硅管芯尺寸的大小，将会直接影响薄膜晶体管的性能。亦即，由较小硅管芯尺寸的硅管芯所构成的多晶硅层所制作出的薄膜晶体管阵列，其电子移动性将无法提升。
发明内容
根据本发明一实施例，本发明提供一种叠层结构，包括：一基板，该基板具有一上表面；一第一缓冲层配置于该基板之上；以及多条第一坑道配置于该缓冲层与该基板之间。
根据另一实施例，本发明还提供上述叠层结构的制造方法，包括：提供一基板；形成一图形化光阻层于该基板之上，其中该图形化光阻层具有多条沟槽贯穿该图形化光阻层；形成一第一缓冲层于该图形化光阻层之上，并填入该多条沟槽；以及，移除该图形化光阻层，形成多条第一坑道配置于该缓冲层与该基板之间。
根据其他实施例，本发明亦提供一种电子装置，包括上述叠层结构；以及一元件(例如晶体管、或导电层)配置于该叠层结构的第一缓冲层之上。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1a、2、3a为一系列的剖面结构示意图，用以说明本发明一实施例所述的叠层结构的制造方法。
图1b为图1a所示结构的上视图。
图3b为图3a所示结构的上视图。
图4及图5为本发明其他实施例所述的叠层结构的上视图。
图6至图8为一系列的剖面结构示意图，用以说明本发明另一实施例所述的叠层结构的制造方法。
图9为本发明其他实施例所述的电子装置的剖面结构示意图。
图10及图11为对一形成于叠层结构(1)及(2)上的非晶硅层施以准分子激光退火后，叠层结构(1)及(2)各膜层的温度与时间的关系图。
主要元件符号说明：
100~叠层结构；
101~上表面；
102~基板；
103~沟槽；
104~图形化光阻层；
105~第一坑道；
106~第一缓冲层；
107~第一坑道底部
108~第二缓冲层；
109~第二坑道；
120~元件；
200~电子装置；
A-A’~切线；
H~高度；
W1~宽度；以及
W2~宽度。
具体实施方式
本发明提供一种叠层结构，包含一具有多个坑道的缓冲层以及一基板。借由调整该坑道的宽度以及分布，可使该叠层结构具有绝热或是散热能力，避免基板应热劣化或是加强后续形成于该叠层结构的元件的散热效果。
以下将配合图示，以说明根据本发明所述的叠层结构的制造方法。
请参照图1a，首先提供一基板102，并在其上形成一图形化的光阻层104，其中该图形化光阻层104可具有多条沟槽103。该基板的材质并无限定，可例如为一硅基板、复合基板(compound substrate)、玻璃基板、或是陶瓷基板。根据本发明一实施例，由于本发明所述的叠层结构具有绝热能力，可使得后续在叠层结构上所形成的元件其制程中产生的热不致传导到该基板，因此该基板亦可为一热忍受力较差的基板(例如：可挠曲基板)。该沟槽103系贯穿该图形化光阻层104，且该沟槽103的宽度W1可介于0.5μm至1cm之间。请参照图1b，其为图1a所述结构的上视图(图1a为图1b沿切线A-A’的剖面示意图)，该图形化光阻层104包含多条光阻突块，由于该光阻突块的高度H及宽度W2即为后续所形成的坑道的高度及宽度，因此该光阻突块较佳具有一高度H介于0.5μm至10μm之间、以及一宽度W2介于0.5μm至1cm之间。该图形化光阻层104可为已知任何的光阻材料，可被一去光阻液移除。
接着，请参照图2，坦覆性形成一第一缓冲层106于图1a所述的结构上。由图2可知，该第一缓冲层106系由一平坦部106a及多个的突出部106b所组成，该多个的突出部106b系填满前述的该构槽103，且该平坦部106a系形成于该图形化光阻层104之上。该第一缓冲层106的突出部106b具有一宽度W1可介于0.5μm至1cm，例如1μm至0.5cm、或2μm至0.1cm。该突出部106b的宽度W1可大于0.5μm，以使该第一缓冲层106不致于坍塌；以及，该宽度W1较佳可不大于1cm，以避免压缩到后续所形成的坑道的数目及宽度。该第一缓冲层106的平坦部106a的厚度并无限制，可例如介于1μm-1000μm之间。根据本发明实施例，该第一缓冲层106的材质可为介电材料，例如氧化硅、氮化硅、或硅基高分子。
接着，请参照图3a，利用一去光阻液将该图形化光阻层104移除，以形成多个的第一坑道105，得到本发明所述的叠层结构100。根据本发明一实施例，该第一缓冲层106在一剖面视角下可具一梳状剖面。该去光阻液，可为可移除该光阻层且不会对该第一缓冲层106造成任何影响的化学试剂。值得注意的是，为使本发明所述的叠层结构100具有较佳的绝热或散热效果，该多条第一坑道103的底部107面积总和与该基板100的上表面101面积比可介于0.1至0.8，例如0.15至0.7.5、或0.2至0.7。当多条第一坑道103的底部107面积总和与该基板100的上表面101面积比愈高，则本发明所述的具有多个坑道105的第一缓冲层106的绝热能力愈高；另一方面，当多条第一坑道103的底部107面积总和与该基板100的上表面101面积比愈低，则本发明所述的具有多个坑道105的第一缓冲层106具有相对较高的散热能力。该多条第一坑道103的底部107面积总和与该基板102的上表面101面积比可较佳不大于0.8，以避免该第一缓冲层106坍塌。该第一坑道103的高度H可介于0.5μm至10μm之间，且宽度W2可介于0.5μm至1cm之间。值得注意的是，当该坑道105的宽度W2愈宽，则该具有多个坑道105的第一缓冲层106具有相对较高的绝热能力；若该坑道105的宽度W2愈窄，则该具有多个坑道105的第一缓冲层106具有相对较高的散热能力。若欲将具有多个坑道105的第一缓冲层106作为绝热结构，则该坑道105的宽度W2需避免小于0.5μm，以维持一定的绝热效果。请参照图3b，其为图3a所述结构的上视图(图3a系为图3b沿切线A-A’的剖面示意图)，为方便该去光阻液进入沟槽103中以移除该图形化光阻层，该沟槽103可为一双开端(double open-ended)沟槽，因此所形成的坑道可为一双开端坑道。请参照图4，根据本发明另一实施例，该沟槽103在设计上亦可为一单开端(doubleopen-ended)沟槽。请参照图5，根据本发明又一实施例，该叠层结构100可更包含多条第二坑道109，配置于该第一缓冲层102与该基板100之间，并与该第一坑道垂直，以增加第一缓冲层102的绝热能力。
根据本发明其他实施例，本发明所述的叠层结构亦可更包含一第二缓冲层形成于该基板之上。上述叠层结构的制造方法包含以下步骤。首先，请参照图6，提供基板100，其中该基板100形成有该第二缓冲层108，且该图形化光阻层104形成于该第二缓冲层108之上，其中该图形化光阻层104具有多条沟槽103。接着，请参照图7，形成该第一缓冲层106于该图形化光阻层104之上，并填入该多条沟槽103。最后，请参照图8，利用一去光阻液将该图形化光阻层104移除，以形成多个的第一坑道105，其中该多条第一坑道系配置于该第一缓冲层106与该第二缓冲层108之间。该第二缓冲层的材质可为介电材料，例如氧化硅、氮化硅、或硅基高分子。根据本发明其他实施例，该第一缓冲层与第二缓冲层可为相同材质，亦可为不同材质(例如：该第一缓冲层可为氧化硅层，而该第二缓冲层可为氮化硅层)。形成该第二缓冲层108的好处在于，可避免后续形成在第一缓冲层上的元件，在其制程中或是操作时所产生的热，直接经由该第一缓冲层传至该基板。
请参照图9，本发明亦提供一具有上述叠层结构的电子装置200。该电子装置200包含叠层结构100、以及一元件120形成于该叠层结构100的第一缓冲层上。根据本发明其他实施例，该元件可为在其制程中或是操作时会产所产生热的部件，例如晶体管、太阳能电池、膜薄晶体管、发光二极管、或导电层。值得注意的是，本发明所述的叠层结构内的坑道宽度，可依不同元件来加以调整，以得到散热或是绝热的效果。举例来说，若该元件会在制程中产生大量的热(例如膜薄晶体管、或是氧化铟锌导电层)，则该坑道可具有较大的宽度，以提供一较佳的绝热能力，使得该元件在制程中所产生的热不致劣化该基板(例如一可挠曲基板)。此外，若该元件在操作中产生大量的热(例如太阳能电池、或发光二极管)，则该坑道可具有较小的宽度，以提供一较佳的散热能力。
为验证本发明所述的叠层结构具有结热能力，首先，提供二个具有不洞坑道宽度的叠层结构(1)及(2)。叠层结构(1)：由氧化硅(作为第一缓冲层，其中该氧化硅内具有多个的坑道(宽度为0.8mm、高度为1μm))、氮化硅(作为第二缓冲层)、以及聚酰亚胺层与玻璃(作为基板，长宽为8cm x 4cm)所构成；以及叠层结构(2)：由氧化硅(作为第一缓冲层，其中该氧化硅内具有多个的坑道(宽度为5μm、高度为1μm))、氮化硅以(作为第二缓冲层)、以及聚酰亚胺层与玻璃(作为基板，长宽为8cm x 4cm)所构成)。接着，在叠层结构(1)及(2)上分别形成一非晶硅层。接着，以准分子激光加热该非晶硅层，使其转换成多晶硅层，同时观察叠层结构(1)及(2)中各膜层时间与温度的关系，结果分别如图10及图11所示。由图10可知，由于坑道的宽度够宽，在准分子激光退火的过程中，叠层结构(1)内的氮化硅层、聚酰亚胺层、与玻璃的温度皆小于200℃；而由图11可知，当坑道的宽度小于0.5μm，在准分子激光退火的过程中，叠层结构(2)内的硅层及氧化硅层的温度在2毫秒内由1000℃左右降至600℃(由于加热时间不够，使得得到的硅管芯尺寸较小)，且氮化硅层、及聚酰亚胺层的温度接近500℃。基于上述，本发明所述的叠层结构，可借由调整坑道的宽度，达到增加散热能力或是增加绝热能力的功效。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。
Claims (16)
1.一种叠层结构，包括：
一基板；
一第一缓冲层配置于该基板之上；以及
多条第一坑道配置于该缓冲层与该基板102之间。
2.如权利要求1所述的叠层结构，其特征在于，该多条第一坑道的底部面积总和与该基板的上表面101面积比是介于0.1至0.8之间。
3.如权利要求1所述的叠层结构，其特征在于，该第一坑道具有一宽度介于0.5μm至1cm之间。
4.如权利要求1所述的叠层结构，其特征在于，该第一坑道具有一高度介于0.5μm至10μm之间。
5.如权利要求1所述的叠层结构，其特征在于，该第一坑道为一单开端坑道。
6.如权利要求1所述的叠层结构，其特征在于，该第一坑道为一双开端坑道。
7.如权利要求1所述的叠层结构，还包含多条第二坑道配置于该第一缓冲层与该基板之间，其中该第二坑道与该第一坑道垂直。
8.如权利要求1所述的叠层结构，其特征在于，该第一缓冲层包含介电材料。
9.如权利要求1所述的叠层结构，还包含一第二缓冲层配置于该基板与该第一缓冲层之间，其中该多条第一坑道配置于该第一缓冲层与该第二缓冲层之间。
10.如权利要求9所述的叠层结构，其特征在于，该第一缓冲层与第二缓冲层为相同材质。
11.如权利要求9所述的叠层结构，其特征在于，该第一缓冲层与第二缓冲层为不同材质。
12.如权利要求1所述的叠层结构，其特征在于，该基板为可挠曲基板。
13.一种叠层结构的制造方法，包括：
提供一基板；
形成一图形化光阻层于该基板之上，其中该图形化光阻层具有多条沟槽贯穿该该图形化光阻层；
形成一第一缓冲层于该图形化光阻层之上，并填入该多条沟槽；以及
移除该图形化光阻层，形成多条第一坑道配置于该缓冲层与该基板之间。
14.如权利要求13所述的叠层结构的制造方法，在形成该形化光阻层之前，还包括：
形成一第二缓冲层于该基底上。
15.一种电子装置，包括：
一如权利要求1所述的叠层结构；以及
一元件配置于该第一缓冲层之上。
16.如权利要求15所述的电子装置，其特征在于，该元件包含晶体管、太阳能电池、膜薄晶体管、发光二极管、或导电层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210213205.9A CN103515415A (zh) | 2012-06-26 | 2012-06-26 | 叠层结构与其制造方法、以及包含其的电子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210213205.9A CN103515415A (zh) | 2012-06-26 | 2012-06-26 | 叠层结构与其制造方法、以及包含其的电子装置 |
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|---|---|
| CN103515415A true CN103515415A (zh) | 2014-01-15 |
Family
ID=49897846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210213205.9A Pending CN103515415A (zh) | 2012-06-26 | 2012-06-26 | 叠层结构与其制造方法、以及包含其的电子装置 |
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