CN103515319B - 形成cmos全硅化物金属栅的方法 - Google Patents

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Abstract

本发明揭示了一种形成CMOS全硅化物金属栅的方法,该方法包括:提供基底;在所述基底上及所述第一多晶硅栅极和第二多晶硅栅极的侧壁上制备电介质层;沉积金属层;在所述第二多晶硅栅极上制备反射层;进行第一次热退火,使所述第一多晶硅栅极和所述第二多晶硅栅极部分金属化;去除所述反射层和在第一次热退火过程之后未反应的所述金属层;以及进行第二次热退火,使所述第一多晶硅栅极和所述第二多晶硅栅极全部金属化,形成具有不同的金属浓度但相同的高度的第一全硅化物金属栅极和第二全硅化物金属栅极,得到不同功函数金属栅极。该制备工艺简单,有利于降低生产成本。

Description

形成CMOS全硅化物金属栅的方法
技术领域
本发明涉及半导体制造领域,特别是涉及一种CMOS(互补金属氧化物半导体)全硅化物金属栅制备方法。
背景技术
互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,简称CMOS)通常使用于超大规模集成电路(VLSI)装置中。降低CMOS的尺寸有有利于改善集成电路的速度性能、密度以及每单位功能的成本,所以降低CMOS的尺寸已成为目前的发展趋势。随着特征尺寸的不断缩小,特别是特征尺寸小到45nm或以下时,传统的多晶硅栅极结构会出现栅极漏电等问题,所以出现了新型金属栅极技术来取代传统的多晶硅栅极技术。
目前CMOS全硅化物金属栅分为两种:1.第一全硅化物金属栅极和第二全硅化物金属栅极为材质不同的全硅化物金属栅;2.第一全硅化物金属栅极和第二全硅化物金属栅极为材质相同但金属浓度不同的全硅化物金属栅。现有技术中这两种全硅化物金属栅的制备方法都存在一定问题,首先,第一种全硅化物金属栅的制备方法需要分别沉积两种材质不同的金属层,工艺繁琐;其次,第二种全硅化物金属栅因为只有一种金属,所以不需要积两种材质不同的金属层,但为了实现不同的金属浓度,往往通过制备不同高度的多晶硅栅极,再经过热退火进行硅化过程来实现,这种方法制备的第一全硅化物金属栅极和第二全硅化物金属栅极高度不同,不利于后续工艺的进行。
所以,如何提供一种可以克服以上问题的CMOS全硅化物金属栅的制备方法,已成为本领域技术人员需要解决的问题。
发明内容
本发明的目的在于,解决现有的形成CMOS全硅化物金属栅的方法工艺复杂,及全硅化物金属栅极高度不同的问题。
为解决上述技术问题,本发明提供一种形成CMOS全硅化物金属栅的方法,包括:
提供基底,所述基底包括第一装置制造区和第二装置制造区,在所述第一装置制造区上形成第一多晶硅栅极,在所述第二装置制造区上形成第二多晶硅栅极;
在所述基底上及所述第一多晶硅栅极和第二多晶硅栅极的侧壁上制备电介质层;
沉积金属层,以覆盖所述第一多晶硅栅极、第二多晶硅栅极及电介质层;
在所述第二多晶硅栅极上制备反射层;
进行第一次热退火,所述金属层与所述第一多晶硅栅极和所述第二多晶硅栅极反应,使所述第一多晶硅栅极和所述第二多晶硅栅极部分金属化;
去除所述反射层和在第一次热退火过程之后未反应的所述金属层;以及
进行第二次热退火,使所述第一多晶硅栅极和所述第二多晶硅栅极全部金属化,以分别形成第一全硅化物金属栅极和第二全硅化物金属栅极,所述第一全硅化物金属栅极和第二全硅化物金属栅极的功函数不同。
进一步的,在所述基底上及所述第一多晶硅栅极和第二多晶硅栅极的侧壁上制备电介质层的步骤中,包括:
在所述基底上沉积所述电介质层,所述电介质层覆盖所述第一多晶硅栅极和所述第二多晶硅栅极;及
去除部分所述电介质层,以露出所述第一多晶硅栅极和第二多晶硅栅极。
进一步的,采用化学机械研磨工艺去除部分所述电介质层。
进一步的,所述电介质层的材料包括二氧化硅、氮化硅、氮氧化硅、二氧化锆或二氧化铪中的一种或几种。
进一步的,在所述第二多晶硅栅极上制备反射层的步骤中,包括:
在所述金属层上沉积所述反射层,所述反射层覆盖所述第一装置制造区和所述第二装置制造区;及
去除所述第一装置制造区上的所述反射层,保留第二多晶硅栅极上的所述反射层。
进一步的,所述反射层的材料包括铝、银、镍、铂的一种或几种。
进一步的,所述反射层的厚度为
进一步的,在制备电介质层和沉积金属层的步骤之间,还包括在所述金属层和所述反射层之间沉积一层阻挡层。
进一步的,所述阻挡层的材料为氮化钛。
进一步的,所述阻挡层的厚度为
进一步的,所述第一全硅化物金属栅极和所述第二全硅化物金属栅极具有相同的高度和不同的金属浓度。
进一步的,所述第一次热退火为快速热退火,温度为150℃~550℃,时间为0.1秒~300秒。
进一步的,所述第二次热退火为快速热退火,温度为250℃~850℃,时间为0.1秒~300秒。
进一步的,采用湿法刻蚀工艺法去除所述反射层和未反应的所述金属层。
进一步的,其特征在于,所述金属层的材料包括镍、铂、金、钴、铜、钽、钼、钨、锆及锌的一种或几种。
进一步的,其特征在于,所述金属层的厚度为
与现有技术相比,本发明提供的形成CMOS全硅化物金属栅的方法具有以下优点:
1、所述第一全硅化物金属栅极和所述第二全硅化物金属栅极是通过沉积工艺,同时在所述第一多晶硅栅极和第二多晶硅栅极上形成的同一金属层制备而成的,使金属层在第一次热退火过程中受热不同,从而沉积到第一多晶硅栅极和第二多晶硅栅极中的金属的含量不同,再经过第二次热退火,同时形成金属浓度不同的第一全硅化物金属栅极和第二全硅化物金属栅极,不需要制备不同材质的金属层,进而简化工艺步骤,降低了生产成本。
2、本发明的CMOS全硅化物金属栅制备方法是利用反射层,使金属层在第一次热退火过程中受热不同,从而扩散到第一多晶硅栅极和第二多晶硅栅极中的金属的含量不同,再经过第二次热退火,同时形成金属浓度不同的第一全硅化物金属栅极和第二全硅化物金属栅极,因而不需制备高度不同的金属层来控制第一全硅化物金属栅极和第二全硅化物金属栅极的金属浓度,工艺简单,且金属在栅极中分布均匀。
3、所述第一全硅化物金属栅极和所述第二全硅化物金属栅极具有相同的高度,便于后续工艺的加工进行。
附图说明
图1为本发明一实施例的形成CMOS全硅化物金属栅的方法的流程图;
图2a-图2h为本发明一实施例的形成CMOS全硅化物金属栅的方法的工艺步骤的示意图。
其中,101、第一装置制造区;102、第二装置制造区;103、第一多晶硅栅极;104、第二多晶硅栅极;105、电介质层;106、金属层;107、反射层第一硅化物金属栅极;108、第二硅化物金属栅极;109、第一全硅化物金属栅极;110、第二全硅化物金属栅极;111、反射层;112、阻挡层。
具体实施方式
下面将结合示意图对本发明的形成CMOS全硅化物金属栅的方法进行更详细的描述,其中表示了本发明的优选实施例,应该理解本领域技术人员可以修改在此描述的本发明,而仍然实现本发明的有利效果。因此,下列描述应当被理解为对于本领域技术人员的广泛知道,而并不作为对本发明的限制。
为了清楚,不描述实际实施例的全部特征。在下列描述中,不详细描述公知的功能和结构,因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中,必须做出大量实施细节以实现开发者的特定目标,例如按照有关系统或有关商业的限制,由一个实施例改变为另一个实施例。另外,应当认为这种开发工作可能是复杂和耗费时间的,但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于,提供一种形成CMOS全硅化物金属栅的方法,通过沉积金属层,并在所述第二多晶硅栅极上制备反射层,进行第一次热退火,退火过程中,利用第二多晶硅栅极上的反射层反射掉部分热量,使第一多晶硅栅极和第二多晶硅栅极受热不同,以使第一多晶硅栅极和第二多晶硅栅极与金属层的反应程度不同,进而第一多晶硅栅极和第二多晶硅栅极中金属浓度不同。去除所述反射层和在进行第一次热退火过程中未反应的所述金属层后进行第二次热退火,最终形成第一全硅化物金属栅极和第二全硅化物金属栅极。该第一全硅化物金属栅极和第二全硅化物金属栅极具有不同的金属浓度,但具有相同的高度,便于后续工艺的加工进行,并且制备工艺简单,有利于降低生产成本。
图1为本发明一实施例的形成CMOS全硅化物金属栅的方法的流程图,结合图1和本发明的核心思想,本发明提供一种形成CMOS全硅化物金属栅的方法,包括以下步骤:
步骤S11,提供基底,所述基底包括第一装置制造区和第二装置制造区,在所述第一装置制造区上形成第一多晶硅栅极,在所述第二装置制造区上形成第二多晶硅栅极;
步骤S12,在所述基底上及所述第一多晶硅栅极和第二多晶硅栅极的侧壁上制备电介质层;
步骤S13,沉积金属层,以覆盖所述第一多晶硅栅极、第二多晶硅栅极及电介质层;
步骤S14,在所述第二多晶硅栅极上制备反射层;
步骤S15,进行第一次热退火,所述金属层与所述第一多晶硅栅极和所述第二多晶硅栅极反应,使所述第一多晶硅栅极和所述第二多晶硅栅极部分金属化;
步骤S16,去除所述反射层和在第一次热退火过程之后未反应的所述金属层;
步骤S17,进行第二次热退火,使所述第一多晶硅栅极和所述第二多晶硅栅极全部金属化,以分别形成第一全硅化物金属栅极和第二全硅化物金属栅极,所述第一全硅化物金属栅极和第二全硅化物金属栅极的功函数不同。
以下请参考图1和图2a-图2h详细说明本发明的形成CMOS全硅化物金属栅的方法的具体过程,其中,图1为本发明一实施例的形成CMOS全硅化物金属栅的方法的流程图,图2a-图2h为本发明一实施例的形成CMOS全硅化物金属栅的方法的工艺步骤的示意图。
如图2a所示,在步骤S11中,提供基底,基底包括第一装置制造区101和第二装置制造区102,在第一装置制造区101上形成第一多晶硅栅极103,在第二装置制造区102上形成第二多晶硅栅极104。本实施例中的基底只含有一个第一装置制造区101和一个第二装置制造区102,但含有多个第一装置制造区101和多个第二装置制造区102的基底亦在本发明的思想范围之内。
如图2b所示,在步骤S12中,在基底上制备电介质层105,电介质层105露出第一多晶硅栅极103和第二多晶硅栅极104。电介质层105的材料为绝缘材料,较佳的为二氧化硅、氮化硅、氮氧化硅、二氧化锆或二氧化铪中的一种或几种,在较佳的实施例中,电介质层105为二氧化硅和氮化硅的叠层。
在较佳的实施例中,在基底上制备电介质层105的步骤S 12中,包括:首先,在基底上沉积所述电介质层105,电介质层105覆盖所述第一多晶硅栅极103和第二多晶硅栅极104,较佳的,电介质层105可以在250℃~1000℃之间且在含有反应气体的环境下通过常规方法形成,例如氧化物生长法、化学气相沉积法或物理气相沉积法;然后,去除部分所述电介质层105,较佳的,采用化学机械研磨工艺(CMP)去除部分所述电介质层105,以露出第一多晶硅栅极103和第二多晶硅栅极104。在本实施例中,采用化学机械研磨工艺得到的电介质层105与第一多晶硅栅极103和第二多晶硅栅极104位于同一平面,此外,还可以采用干法刻蚀去除部分所述电介质层105,得到电介质层105与第一多晶硅栅极103和第二多晶硅栅极104位于不同平面亦在本发明的思想范围之内。
如图2c所示,在步骤S13中,沉积金属层106,以覆盖所述第一多晶硅栅极103、第二多晶硅栅极104及电介质层105,在第一装置制造区101和第二装置制造区102上沉积金属层106。金属层106可通过传统的沉积技术形成,例如蒸发、溅射沉积或化学气相沉积。金属层106可包括任何的硅化工艺的金属,例如镍、铂、金、钴、铜、钽、钼、钨、锆及锌的一种或几种,厚度为在较佳的实施例中金属层106为镍或镍铂。
在较佳的实施例中,还包括在金属层106和反射层111之间沉积一层阻挡层112,如图2d所示。沉积一层阻挡层112在进行一次金属层沉积工艺步骤S13和在所述第二多晶硅栅极上制备反射层步骤S14之间进行,阻挡层112不但可以保护金属层106在制备反射层的过程中受到损伤,还可以保护金属层106在热退火的过程中被氧化。较佳的,阻挡层112为氮化钛,厚度为
如图2e所示,在步骤S14中,在所述第二多晶硅栅极104上制备反射层111。在第二多晶硅栅极104上制备反射层111,反射层111的材料包括铝、银、镍、铂的一种或几种,厚度为 在较佳的实施例中,在第二多晶硅栅极104上制备反射层111的步骤S 14中,包括:首先,在所述金属层106上采用常规的溅射、蒸镀或化学气相沉积的方法沉积反射层111,反射层111覆盖第一装置制造区101和第二装置制造区102,由于本实施例中制备了阻挡层112,所以在阻挡层112上沉积反射层111;然后,去除第一装置制造区101上的反射层111,较佳的,采用光刻、干法刻蚀工艺去除第一装置制造区101上的反射层111。在本实施例中,第一装置制造区101上不存在反射层111而第二装置制造区102上存在反射层111,以保证第二多晶硅栅极104上存在反射层111而第一多晶硅栅极103上不存在反射层111,但本发明不限于反射层111制备在第二装置制造区102上,例如反射层111仅制备在第二多晶硅栅极104上,或反射层111制备在第二装置制造区102和除第一多晶硅栅极103之外第一装置制造区101上时,也在本发明的思想范围之内。
如图2f所示,在步骤S15中,进行第一次热退火。在进行第一次热退火步骤S15时,第一多晶硅栅极103和第二多晶硅栅极104上的金属层106会扩散到第一多晶硅栅极103和第二多晶硅栅极104之中,金属层106与第一多晶硅栅极103和第二多晶硅栅极104发生化学反应以产生相变化,使第一多晶硅栅极103和第二多晶硅栅极104部分金属化,从而形成第一硅化物金属栅极107和第二硅化物金属栅极108。在本实施例中,由于第二多晶硅栅极104上存在反射层111而第一多晶硅栅极103上不存在反射层111,所以在进行第一次热退火时,反射层111会反射掉第二多晶硅栅极104上的一部分热量,使得扩散到第一多晶硅栅极103中的金属比扩散到第二多晶硅栅极104中的多,所以形成的第一硅化物金属栅极107中的金属浓度比第二硅化物金属栅极108中的金属浓度高。其中,第一次热退火为快速热退火,温度为150℃~550℃,在包括氮的纯气环境下进行退火,退火时间为0.1秒~300秒。特别注意的是,以金属层106为镍或镍铂为例,第一次快速热退火较佳的温度为200℃~350℃,退火时间为1秒~200秒,例如温度为250℃、280℃、300℃、320℃,退火时间为10秒、50秒、80秒、100秒、120秒、150秒、180秒。
如图2g所示,在步骤S16中,在步骤S 15之后,第一装置制造区101和第二装置制造区102上方均存在反射层111和未反应的金属层106。采用湿法刻蚀工艺,去除反射层111和未反应的所述金属层106。由于本实施例中沉积了阻挡层112,所以还一并去除阻挡层112,之后所产生的结构见图2g。
如图2h所示,在步骤S17中,进行第二次热退火。在此步骤中,第一硅化物金属栅极107和第二硅化物金属栅极108中的金属继续向和第一多晶硅栅极103和第二多晶硅栅极104沉积扩散,和硅发生化学反应以产生相变化,使金属在硅中的分布更加均匀,使第一多晶硅栅极103和第二多晶硅栅极104全部金属化,从而形成第一全硅化物金属栅极109和第二全硅化物金属栅极110,其中,第一全硅化物金属栅极109和第二全硅化物金属栅极110的功函数不同。由于第一硅化物金属栅极107中的金属浓度比第二硅化物金属栅极108中的金属浓度高,所以形成的第一全硅化物金属栅极109中的金属浓度比第二全硅化物金属栅极110中的金属浓度高,但第一全硅化物金属栅极109和第二全硅化物金属栅极110的高度相同。其中,所述第二次热退火为快速热退火,温度为250℃~850℃,在包括氮的纯气环境下进行退火,退火时间为0.1秒~300秒。特别注意的是,以金属层106为镍或镍铂为例,第二次热退火较佳的温度为300℃~600℃,退火时间为1秒~200秒,例如温度为350℃、350℃、400℃、450℃、500℃、550℃,退火时间为10秒、50秒、80秒、100秒、120秒、150秒、180秒。
综上所述,本发明实施例提供一种形成CMOS全硅化物金属栅的方法,该方法是利用反射层,在第一次热退火时反射掉第二多晶硅栅极上的一部分热量,从而得到不同的金属浓度的第一全硅化物金属栅极和第二全硅化物金属栅极,该第一全硅化物金属栅极和第二全硅化物金属栅极但具有相同的高度。应注意的是,本发明不限于上述实施例,其它结构的COMS结构,只要是利用反射层,在第一次热退火时反射掉第二多晶硅栅极上的一部分热量,从而得到具有不同的金属浓度的第一全硅化物金属栅极和第二全硅化物金属栅极的方法,亦在本实用新型的思想范围之内。
本发明所述形成CMOS全硅化物金属栅的方法,与现有技术相比具有以下优点:
1、所述第一全硅化物金属栅极和所述第二全硅化物金属栅极是通过沉积工艺,同时在所述第一多晶硅栅极和第二多晶硅栅极上形成的同一金属层制备而成的,使金属层在第一次热退火过程中受热不同,从而扩散到第一多晶硅栅极和第二多晶硅栅极中的金属的含量不同,再经过第二次热退火,同时形成金属浓度不同的第一全硅化物金属栅极和第二全硅化物金属栅极,不需要制备不同材质的金属层,进而简化工艺步骤,降低了生产成本。
2、本发明的CMOS全硅化物金属栅制备方法是利用反射层,使金属层在第一次热退火过程中受热不同,从而扩散到第一多晶硅栅极和第二多晶硅栅极中的金属的含量不同,再经过第二次热退火,同时形成金属浓度不同的第一全硅化物金属栅极和第二全硅化物金属栅极,因而不需制备高度不同的金属层来控制第一全硅化物金属栅极和第二全硅化物金属栅极的金属浓度,工艺简单,且金属在栅极中分布均匀。
3、所述第一全硅化物金属栅极和所述第二全硅化物金属栅极具有相同的高度,便于后续工艺的加工进行。
显然,本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样,倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内,则本发明也意图包含这些改动和变型在内。

Claims (15)

1.一种形成CMOS全硅化物金属栅的方法,包括:
提供基底,所述基底包括第一装置制造区和第二装置制造区,在所述第一装置制造区上形成第一多晶硅栅极,在所述第二装置制造区上形成第二多晶硅栅极;
在所述基底上及所述第一多晶硅栅极和第二多晶硅栅极的侧壁上制备电介质层;
沉积金属层,以覆盖所述第一多晶硅栅极、第二多晶硅栅极及电介质层;
在所述第二多晶硅栅极上制备用于反射热量的反射层,并在所述金属层和所述反射层之间沉积一层阻挡层;
进行第一次热退火,所述金属层与所述第一多晶硅栅极和所述第二多晶硅栅极反应,使所述第一多晶硅栅极和所述第二多晶硅栅极部分金属化,以形成第一硅化物金属栅极和第二硅化物金属栅极,所述反射层反射掉所述第二多晶硅栅极上的一部分热量,形成的所述第一硅化物金属栅极中的金属浓度比所述第二硅化物金属栅极中的金属浓度高;
去除所述反射层、阻挡层和在第一次热退火过程之后未反应的所述金属层;以及
进行第二次热退火,使所述第一多晶硅栅极和所述第二多晶硅栅极全部金属化,以分别形成第一全硅化物金属栅极和第二全硅化物金属栅极,所述第一全硅化物金属栅极和第二全硅化物金属栅极的功函数不同。
2.如权利要求1所述的形成CMOS全硅化物金属栅的方法,其特征在于,在所述基底上及所述第一多晶硅栅极和第二多晶硅栅极的侧壁上制备电介质层的步骤中,包括:
在所述基底上沉积所述电介质层,所述电介质层覆盖所述第一多晶硅栅极和所述第二多晶硅栅极;及
去除部分所述电介质层,以露出所述第一多晶硅栅极和第二多晶硅栅极。
3.如权利要求2所述的形成CMOS全硅化物金属栅的方法,其特征在于,采用化学机械研磨工艺去除部分所述电介质层。
4.如权利要求1所述的形成CMOS全硅化物金属栅的方法,其特征在于,所述电介质层的材料包括二氧化硅、氮化硅、氮氧化硅、二氧化锆或二氧化铪中的一种或几种。
5.如权利要求1所述的形成CMOS全硅化物金属栅的方法,其特征在于,在所述第二多晶硅栅极上制备反射层的步骤中,包括:
在所述金属层上沉积所述反射层,所述反射层覆盖所述第一装置制造区和所述第二装置制造区;及
去除所述第一装置制造区上的所述反射层,保留第二多晶硅栅极上的所述反射层。
6.如权利要求1所述的形成CMOS全硅化物金属栅的方法,其特征在于,所述反射层的材料包括铝、银、镍、铂的一种或几种。
7.如权利要求1所述的形成CMOS全硅化物金属栅的方法,其特征在于,所述反射层的厚度为
8.如权利要求1所述的形成CMOS全硅化物金属栅的方法,其特征在于,所述阻挡层的材料为氮化钛。
9.如权利要求1所述的形成CMOS全硅化物金属栅的方法,其特征在于,所述阻挡层的厚度为
10.如权利要求1所述的形成CMOS全硅化物金属栅的方法,其特征在于,所述第一全硅化物金属栅极和所述第二全硅化物金属栅极具有相同的高度和不同的金属浓度。
11.如权利要求1所述的形成CMOS全硅化物金属栅的方法,其特征在于,所述第一次热退火为快速热退火,温度为150℃~550℃,时间为0.1秒~300秒。
12.如权利要求1所述的形成CMOS全硅化物金属栅的方法,其特征在于,所述第二次热退火为快速热退火,温度为250℃~850℃,时间为0.1秒~300秒。
13.如权利要求1所述的形成CMOS全硅化物金属栅的方法,其特征在于,采用湿法刻蚀工艺法去除所述反射层、阻挡层和未反应的所述金属层。
14.如权利要求1-13中任何一项所述的形成CMOS全硅化物金属栅的方法,其特征在于,所述金属层的材料包括镍、铂、金、钴、铜、钽、钼、钨、锆及锌的一种或几种。
15.如权利要求1-13中任何一项所述的形成CMOS全硅化物金属栅的方法,其特征在于,所述金属层的厚度为
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1591868A (zh) * 2003-08-29 2005-03-09 台湾积体电路制造股份有限公司 具有多样的金属硅化物的半导体元件及其制造方法
US7151023B1 (en) * 2005-08-01 2006-12-19 International Business Machines Corporation Metal gate MOSFET by full semiconductor metal alloy conversion
CN1947243A (zh) * 2004-04-28 2007-04-11 先进微装置公司 具有可调栅极功函数的双金属cmos晶体管以及其制法
CN102087969A (zh) * 2009-12-02 2011-06-08 中国科学院微电子研究所 一种全硅化金属栅的制备方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1591868A (zh) * 2003-08-29 2005-03-09 台湾积体电路制造股份有限公司 具有多样的金属硅化物的半导体元件及其制造方法
CN1947243A (zh) * 2004-04-28 2007-04-11 先进微装置公司 具有可调栅极功函数的双金属cmos晶体管以及其制法
US7151023B1 (en) * 2005-08-01 2006-12-19 International Business Machines Corporation Metal gate MOSFET by full semiconductor metal alloy conversion
CN102087969A (zh) * 2009-12-02 2011-06-08 中国科学院微电子研究所 一种全硅化金属栅的制备方法

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