CN103515227B - 制造半导体器件的方法和半导体器件 - Google Patents

制造半导体器件的方法和半导体器件 Download PDF

Info

Publication number
CN103515227B
CN103515227B CN201310236956.7A CN201310236956A CN103515227B CN 103515227 B CN103515227 B CN 103515227B CN 201310236956 A CN201310236956 A CN 201310236956A CN 103515227 B CN103515227 B CN 103515227B
Authority
CN
China
Prior art keywords
source
platinum
region
impurity
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310236956.7A
Other languages
English (en)
Other versions
CN103515227A (zh
Inventor
奥利弗·布兰克
米歇尔·赫茨勒
戴维·拉福雷
拉尔夫·西埃米恩里克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Publication of CN103515227A publication Critical patent/CN103515227A/zh
Application granted granted Critical
Publication of CN103515227B publication Critical patent/CN103515227B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明涉及制造半导体器件的方法和半导体器件。在半导体芯片中形成第一导电类型的源区和第二导电类型的本体区。该源和本体区都在第一部分中与半导体芯片的第一表面邻接。提供杂质源与第一表面的第一部分接触。对该杂质源进行回火以便金属复合元素的原子从杂质源扩散到半导体芯片中。然后将第二导电类型的杂质引入到半导体芯片中以分别在两个相邻的源区之间形成本体接触区。金属复合元素的原子减少了半导体中的反向恢复电荷。在对铂源进行回火之后提供本体接触区，这提供了均匀和可靠的本体接触。

Description

制造半导体器件的方法和半导体器件
技术领域
本发明涉及半导体领域，尤其涉及制造半导体器件的方法和半导体器件。
背景技术
在场效应晶体管的本体pn结的正向偏置状态下，当该pn结转变成反向偏压状态时，注入到漂移层的电荷载流子导致过剩的电荷载流子密度，其必须从该漂移层排出。从漂移层排出的反向恢复电荷Qrr导致动态切换损失。一些晶体管技术提供向半导体芯片中引入铂杂质。该铂杂质缩短了电荷载流子的寿命，结果，减少了反向恢复电荷。为了进一步设计场效应晶体管，希望减小晶体管反向恢复电荷。
发明内容
根据实施方式，提供了一种制造半导体器件的方法，包括：在半导体芯片中形成第一导电类型的源区和与第一导电类型相反的第二导电类型的本体区。在第一部分中，该源区和本体区与该半导体芯片的第一表面邻接。提供杂质源与该第一表面的第一部分接触。对该杂质源进行回火以便金属复合元素的原子从所述杂质源扩散到所述半导体芯片中。在回火之后，将第二导电类型的杂质引入到半导体芯片中以分别在两个相邻的源区之间形成本体接触区。该本体接触区具有比本体区高至少九倍的净掺杂浓度。
根据另一实施方式，提供了一种用于制造半导体器件的方法，包括：在半导体芯片中形成第一导电类型的源区和与第一导电类型相反的第二导电类型的本体接触区。在第一部分中该源区和本体接触区与该半导体芯片的第一表面邻接。沉积多晶硅材料以形成贯穿与所述第一表面邻接的电介质层中的开口的多晶硅插头，所述多晶硅插头电连接所述源区和本体接触区。提供杂质源与所述沉积的半导体材料接触。对所述杂质源进行回火。金属复合元素的原子从所述杂质源扩散至所述半导体芯片中以及在该多晶硅插头中离该第一表面一定距离处形成硅化物晶体。
根据又一个实施方式，提供了一种半导体器件，包括：场效应晶体管结构，包括第一导电类型的源区和与第一导电类型相反的第二导电类型的本体接触区。该源区和该本体接触区与包含金属复合元素的半导体芯片的第一表面的第一部分邻接。本体接触区形成在两个相邻的源区之间，并分别与形成在离第一表面一定距离的本体区连接。在本体接触区中，最大的掺杂浓度是至少1019cm-3。
所属技术领域的技术人员通过阅读下面详细的描述以及参见附图将能意识到附加的特征和优点。
附图说明
附图提供对本发明的进一步的理解以及其结合到并构成本说明书的一部分。附图说明本发明的实施方式以及结合描述说明本发明的原理。通过参考下面具体的描述将会更容易理解本发明的其他实施方式和预期的优点。
图1A是根据实施方式在半导体器件的制造期间在使铂源与半导体芯片接触并提供接触沟槽时的半导体衬底的横截面示意图。
图1B是在向图1A的半导体衬底提供辅助填充物后的横截面图。
图1C是在对图1B的半导体衬底的半导体芯片进行曝光和平整化之后的横截面的示意图。
图1D是在向图1C的半导体衬底提供刻蚀掩膜之后的横截面的示意图。
图1E是图1D的半导体衬底在刻蚀出栅电极凹穴之后的横截面的示意图。
图1F是在向图1E的半导体衬底提供了栅电极之后的横截面的示意图。
图1G是图1F的半导体衬底在形成本体阱时的横截面的示意图。
图1H是图1G的半导体衬底在形成源阱时的横截面的示意图。
图1I是图1H的半导体衬底在将接触沟槽刻蚀到半导体芯片中之后的横截面的示意图。
图1J是在向图1I的半导体衬底的第一表面的暴露部分提供杂质源之后的横截面的示意图。
图1K是图1J的半导体衬底在形成本体接触区时的横截面的示意图。
图1L是在向图1K的半导体衬底提供金属插头和第一金属层之后的横截面的示意图。
图2A是根据实施方式涉及具有填充延伸到半导体芯片内的接触沟槽的金属插头的IGFET(绝缘栅场效应晶体管)的部分半导体器件的横截面示意图。
图2B是根据实施方式涉及具在半导体芯片的表面终止的金属插头的IGBT(绝缘栅双极晶体管)的部分半导体器件的横截面示意图。
图3A是根据实施方式在制造半导体器件期间在形成源区之后将铂源引入与半导体芯片接触时的半导体衬底的横截面示意图。
图3B是在向图3A的半导体衬底的邻接半导体芯片的电介质层提供开口之后的横截面示意图。
图3C是在向图3B的半导体衬底的第一表面的暴露部分上提供铂源之后的横截面示意图。
图3D是图3C的半导体衬底在形成本体接触源时的横截面示意图。
图3E是在向图3D的半导体衬底提供金属插头和第一金属层之后的横截面示意图。
图4A是根据实施方式在制造半导体器件期间在形成本体接触区域时将铂源引入与多晶硅插头接触的半导体衬底的横截面示意图。
图4B是在向图4A的半导体衬底的与本体接触区电连接的多晶硅插头的暴露表面上提供含铂结构之后的横截面示意图。
图5是根据实施方式涉及具有多晶硅插头的IGFET的部分半导体器件的示意图。
图6是根据实施方式涉及具有金属插头的超结器件的部分半导体器件的示意图。
图7A是根据实施方式涉及金属插头的半导体器件的制造方法的简单流程图。
图7B是根据实施方式涉及多晶硅插头的半导体器件的制造方法的简单流程图。
具体实施方式
在下面详细的描述中，参考了构成本说明书的一部分的附图，其中，以说明的方式示出了本发明能够被实践的具体的实施方式。应该理解的是，可以利用其他实施方式，以及在不偏离本发明的范围的情况下可以进行结构或者逻辑改变。例如，用于说明或描述一个实施方式的特征能够用在或者与其他的实施方式结合以产生另外的实施方式。旨在本发明包括这样的修改和改变。使用特定的语言来描述实施方式，这不应该解释为限制权利要求的范围。附图不成比例，其仅仅是为了示例的目的。为了清楚起见，如果没有说明，在不同附图中相应的元件用相同的附图标记指代。
术语“具有”，“包含”，“包括(including)”“包括(comprising)”等都是开放的，这些术语指代存在所述的结构、元件或者特征但不排除另外的元件或特征。除非上下文清楚地指出，否则冠词“一(a)”，“一个(an)”，“这(the)”旨在包括多个以及单个。
附图通过在掺杂类型“n”或者“p”旁边指示“-”或者“+”来说明相对的掺杂浓度。例如，“n-”代表比“n”掺杂区域的掺杂浓度低的掺杂浓度，而“n+”掺杂区域具有比“n”掺杂区域高的掺杂浓度。相同的相对掺杂浓度的掺杂区域不必具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区域可具有相同或不同的绝对掺杂浓度。
术语“电气连接”表示在电连接元件之间永久的低欧姆连接，例如，相关元件之间的直接接触或者经由金属和/或高掺杂半导体的低欧姆连接。术语“电气耦接”包括适合信号传输的一个或多个插入元件可设置在电气耦合的元件之间，例如，可控制的暂时提供第一状态下的低欧姆连接和第二状态下的高欧姆电解耦的元件。
图1A至图1L表示用于制造多个半导体器件500的半导体衬底500a，每个半导体器件都包括半导体芯片100。在每个半导体芯片100的单元(cell)区域610，提供一个或者多个场效应晶体管(FET)结构的元件以限定半导体器件500的功能，例如，半导体器件500可以是IGFET(绝缘栅场效应晶体管)，例如，按照通常的含义包括具有金属和非金属栅电极的FET的MOSFET(金属氧化物半导体场效应晶体管)，或者IGBT(绝缘栅双极型晶体管)。每个场效应晶体管结构可包括设置在一个或多个元件阵列中的多个晶体管单元。在围绕单元区域610的边缘区域690中，每个半导体芯片100包括用于在横向上提供足够高的反向击穿电压的边缘终端结构。
图1A示出形成在半导体衬底500a上的多个半导体芯片100中一个的一部分。该半导体衬底500a是晶片，例如，单晶硅晶片。在所示出的部分之外，半导体衬底500a可进一步包括掺杂的和未掺杂的部分，外延半导体层和之前形成的绝缘结构。
第一导电类型的掺杂层130形成在每个半导体芯片100上。该掺杂层130可包括两个或多个具有不同的掺杂物浓度的子层。进一步地，导电结构，第二导电类型的结构和绝缘结构可形成在该掺杂层130上。沟槽从该半导体衬底500a的第一表面101被引入到单元区域610和边缘区域690的半导体芯片100。该沟槽在单元区域610和边缘区域690中可具有相同的形状和尺寸。根据所描述的实施方式，与形成在单元区域610中的沟槽相比，形成在边缘区域690中的沟槽更深且更宽。沟槽可具有大致垂直的侧壁以及具有范围从5至25微米的深度，例如，从8至15微米。根据实施方式，沟槽的深度是9微米。在单元区域610内，沟槽以大约1微米至10微米的间距均匀间隔开，例如，3.5至4.5微米。沟槽的宽度可以在0.5至5微米的范围，例如，从2.5至3.5微米。
沟槽绝缘结构170使沟槽在单元区域610和边缘区域690中排成一列。该沟槽绝缘结构170可由沉积的二氧化硅形成。沟槽绝缘结构170的厚度可以在0.8微米至2.0微米的范围，例如，从1.0至1.4微米。
导电材料，例如，高掺杂的多晶硅，沉积在半导体衬底500a上以填充沟槽。回刻蚀所沉积的导电材料以在单元区域610的沟槽中形成场电极160和在边缘区域690的沟槽中进一步形成场电极180。回刻蚀该导电材料使场电极160，180的暴露边缘与第一表面101大致齐平。间隙702形成在场电极160，180之上。牺牲材料可沉积在该半导体衬底500a上以填充图1A的间隙702。
图1B示出图1A的间隙702填充了牺牲材料，牺牲材料可以是光刻胶、碳、硅氧化物或与场电极160，180的导电材料具有不同的材料特性的其他任何材料。半导体衬底500a至少至第一表面101是平面型的，其中可以补偿沟道的深度变化。
图1C示出平面化之后的半导体衬底500a，其中场电极160，180的被暴露的表面与半导体芯片100相互齐平。在半导体衬底500a上沉积另一层并通过光刻工艺图案化以形成具有开口712的刻蚀掩膜710，暴露出与单元区域610中的相邻沟道结构之间的半导体芯片100的部分直接邻接的沟道绝缘结构170的外部部分。该外部部分朝着相应的场电极160的方向，从半导体芯片100和相关的沟道绝缘结构170之间的垂直边缘延伸至至少200nm，例如，约350nm，该垂直边缘与第一表面101正交延伸。该刻蚀掩膜710覆盖场电极160和沟槽绝缘结构170的与场电极160直接邻接的另外的部分。在边缘区域690中没有形成开口712。刻蚀掩膜710可完全覆盖边缘区域690。
根据图1D，刻蚀掩膜710覆盖边缘区域690以及场电极160和沟槽绝缘结构170与场电极160直接邻接的中心部分。刻蚀掩膜710的材料是刻蚀特性与沟槽绝缘结构170和半导体芯片100的材料的刻蚀特性不同的材料，例如，无定形硅或者光刻胶。开口712暴露出与相邻的沟槽结构之间的半导体芯片100的部分直接邻接的沟槽绝缘结构170的外部部分。利用刻蚀掩膜710，紧贴着半导体芯片100选择性地刻蚀沟槽绝缘结构170的材料直至几百纳米的深度，例如，大于200nm。
图1E示出选择性的各向异性刻蚀沟槽绝缘结构170产生的凹穴714。相对于第一表面101而言，例如，凹穴714可具有600nm的深度。在形成凹穴714之后，移除刻蚀掩膜710并提供栅极电介质，例如，通过沉积合适的电介质材料或者通过热生长氧化硅。剩余凹穴714中填满导电材料，其之后从凹穴714的外部被移除，例如通过如化学机械研磨的平面化工艺。
图1F示出通过沉积的导电材料产生的栅电极150和将栅电极150与半导体芯片100隔离开的栅极电介质212。导电材料可以是高掺杂的多晶硅。根据另一个实施方式，栅电极150包括或由一个或多个金属结构组成，例如，氮化钛TiN层和钨W填充物。可在第一表面101上形成杂散氧化物以及可提供第一杂质掩膜720覆盖边缘区域690。
如图1G中所示，该第一杂质掩膜720可以至少在边缘区域690的部分中覆盖半导体芯片100。开口722暴露出单元区域610中的半导体芯片100。第二导电类型的杂质724被引入半导体芯片100的暴露的部分中，例如，通过使用注入工艺。其他实施方式可在不提供第一杂质掩膜720的情况下引入第二导电类型724的杂质。
移除第一杂质掩膜720，将半导体衬底500a回火以形成与第一表面101直接邻接的本体阱120a。在最终形成的半导体器件500中，本体阱120a的埋入边缘与栅电极150的埋入边缘基本齐平。可沉积另一个附加层并通过光刻技术图案化以形成第二杂质掩膜730。
图1H示出覆盖边缘区域690的第二杂质掩膜730。在单元区域610中第二杂质掩膜730的开口至少暴露出本体阱120a。第二杂质掩膜730可进一步暴露单元区域610中的栅电极150和场电极160。
第二杂质掩膜730用于形成在本体阱120a的部分内的第一导电类型的源阱110a。第二导电类型的保留部分形成本体区120。可在第一表面101上提供一个或多个电介质材料并通过光刻手段图案化。
图1I示出由所提供的介质材料直接在第一表面101上形成的介质层200。形成介质层200可包括顺序沉积两个或多个子层。例如，氮氧化硅子层可至少形成在露出半导体芯片100、场电极160，180或者栅电极150的部分第一表面101上。可设置另一个电介质子层，其作为粘合层是有效的，例如，USG(未掺杂的硅酸盐玻璃)。主要的电介质层可由掺杂的硅酸盐玻璃构成，例如，BSG，PSG或者BPSG。电介质层200总的厚度在500nm到5000nm的范围内，例如，从1000nm到2000nm。
可以通过光刻方法对电介质层200进行整体图案化，以使得电介质层200中的开口202至少暴露出单元区域610中的源阱110a的中心部分。该中心部分与相邻的两个栅电极150的距离大致相同。根据其他的实施方式，在边缘区域690中，一个或多个本体阱120a，或者场电极180可暴露。利用图案化的电介质层200作为刻蚀掩膜，穿过源阱110a进入到半导体芯片100刻蚀出接触沟槽305，其中源区110由源阱110a形成在接触沟槽305的相对侧。该接触沟槽305到达或者延伸进入本体区120中。
引入杂质源使其至少与半导体芯片100的暴露部分接触。该杂质源包括金属复合元素的原子，其可取代晶格中的硅以及在半导体芯片中半导体材料的带隙中提供量子力学状态，作为硅晶体中的空穴和电子的复合中心是有效的。该金属复合元素可以是在硅晶体中具有适当的扩散性能的重金属。举例来说，该金属复合元素是铂Pt，钯Pd，钒V，铱Ir或者金Au。根据一个实施方式，该金属复合元素是铂Pt。
杂质源可以是含有金属复合元素的溶液，例如，溶解在1MHCI中的诸如六氯铂酸H2PtCl6的含铂溶液。该溶液被引入与第一表面101的暴露部分接触。根据另一个实施方式，半导体衬底500a浸没在该溶液中。
根据进一步的实施方式，可利用图案化的电介质层200作为杂质掩膜将铂，钒，钯，铱和/或金的原子或离子注入。根据另一个实施方式，铂，钒，钯，铱和/或金的最多五个，例如一个或两个原子层沉积在电介质层200和第一表面101的暴露部分上。根据另一个实施方式，含铂，钒，钯，铱和/或金的层，例如，厚度大约为20nm的铂层，沉积在电介质层200上和开口内，并进行回火，以便沉积层的材料选择性地沿着与半导体芯片100的交界面，选择性地与半导体芯片100的硅材料反应形成硅化物，例如，PtSi。根据一个实施方式，通过在450摄氏度和500摄氏度之间，例如，在大约470摄氏度的温度下回火，在半导体芯片100的暴露表面上形成层状的铂硅化物结构700。
图1J示出形成在接触沟槽305的侧壁上的铂硅化物结构700。另外，铂硅化物结构700可形成在例如，场电极180的暴露表面和分配给边缘区域690的另外的栅电极的暴露表面上。该半导体衬底500a在至少750摄氏度，例如，在750到950摄氏度范围内，例如在880摄氏度的温度下回火，使得铂原子或离子从铂硅化物结构700扩散至半导体芯片100中。铂硅化物结构700可通过应用适当的刻蚀过程移除。
在用于控制铂Pt原子的扩散所进行的回火之后，或者，如果合适，在移除铂硅化物结构700之后，穿过电介质层200的开口202引入第二导电类型的杂质724以形成具有比本体区120高的掺杂浓度的本体接触区121。例如，本体接触区121中的净掺杂浓度可以比本体区120中的净掺杂浓度高至少9倍。例如，本体接触区121中的最大掺杂浓度可以大于1019cm-3。
如图1K中所示，因为执行了用于扩散出铂原子的回火处理，介质层200中的开口202被环绕。该本体接触区121提供与本体区120的低欧姆接触。然而，根据所示出的实施方式，第二导电类型的杂质724也被引入到边缘区域中的栅电极150和场电极180中，其他实施方式可提供杂质掩膜用来遮蔽一个、多个或者所有的场电极160，180和栅电极150远离第二导电类型的杂质724。举例来说，该第二导电类型的杂质724可通过从气相向外扩散或者通过注入工艺引入。
金属，例如，钛Ti，钽Ta，钯Pd可沉积和回火形成金属硅化物310用于至少连接本体接触区121和源区110。可提供氮化钛层与栅电极150接触。可沉积另一种金属，例如，钨W以提供填充介质层200中的开口的金属插头320。第一金属层410可沉积在金属插头320的表面。第一金属层410可包含铝、铜或者铝和/或铜的合金。
图1L示出接触插头300包括至少位于金属插头320和源区110与本体接触区121之间的界面的金属硅化物310。介质层200将第一金属层410和第一表面101分离开。该第一金属层410通过填充接触沟槽305的接触插头300至少与单元区域610中的源区和本体区110，120电连接。
因为本体接触区121只在用于扩散铂Pt原子的高温步骤之后形成，所以本体接触区121以及因此本体接触的特性能够精确地和均匀地进行调整。该本体接触区不会因高温步骤而退化。因为对铂源回火对于之后提供的用于形成本体接触区121的注入不是有效的，所以形成该本体接触区121的杂质不扩散到本体接触区121外。本体接触区121具有高于1019cm-3的最大掺杂浓度。标准化至源区110的最大掺杂浓度的本体接触区121的标准化的掺杂浓度的梯度明显地比源区110的掺杂浓度的梯度陡峭。
除了提供通过多晶硅插头接触源区和本体接触区110，121实现的铂Pt的扩散的方法之外，本实施方式避免可能由包含在多晶硅插头中的n型掺杂物向外扩散到邻接的p型本体接触区121中而导致的任何本体接触的退化。
进一步地，除了依赖用于接触源区和本体接触区110，121的多晶硅插头的方法之外，本实施方式避免可能由包含在介质层200中的p型掺杂物，例如，硼B，向外扩散至邻接的n型多晶硅插头中导致的任何接触插头300的退化。
在用于一方面形成铂硅化物的接触区域和本体区120的沟道区域之间距离足够高的情况下，用于控制铂扩散的高温步骤不会严重影响场效应晶体管结构导通状态的特性。在形成本体接触区121之前生长铂硅化物允许将铂从执行多数光刻，刻蚀和沉积工艺的晶片前侧导入至半导体芯片100内，而并没有在晶体管的性能上产生强烈的反作用。
图2A示出利用例如图1A至图1L所描述的方法所形成的半导体器件500的一部分。单元区域610包括形成在具有第一表面101和与第一表面101相对的第二表面102的半导体芯片100中的场效应晶体管结构。栅极沟槽结构从第一表面101延伸至半导体芯片100中。在栅极沟槽结构中，形成栅电极150和场电极160，例如，由高掺杂的多晶硅形成。该场电极160延伸到半导体芯片100中的深度比栅电极150深。掩埋的栅电极150可电连接至半导体器件500的栅极端或者电连接至集成在该半导体器件500内的栅极驱动电路的输出端。掩埋的场电极160可不连接至半导体器件500的其他元件，可浮动着。根据其他的实施方式，该掩埋的场电极160可电连接至源电极，集成在半导体器件500内的驱动电路的输出端或者半导体器件500的输入端。
沟槽绝缘结构170将掩埋的场电极160与半导体芯片100隔离开，以及将掩埋的场电极160与掩埋的栅电极150隔离开。沟槽绝缘结构170由可热生长或者沉积的氧化硅构成，例如，使用TEOS(正硅酸乙酯)作为前体材料，硅酸盐玻璃，氮化硅，氧氮化硅或它们的任意组合。栅极电介质212将掩埋的栅电极150和半导体芯片100电隔离开。栅极电介质212可热生长或沉积半导体氧化物，例如，二氧化硅。
半导体芯片100提供第一导电类型的源区110和与第一导电类型相反的第二导电类型的本体区120。在两个相邻的栅极沟槽结构之间分别形成两个源区110。这两个源区110彼此分离。本体区120与第一表面101以一定间距设置，源区110位于二者之间。接触沟槽延伸至半导体芯片100内，并将相邻的源区110分割开。本体接触区121形成在两个相邻的源区110之间的接触沟槽的下方，并提供与本体区120的低欧姆接触。
半导体芯片100的本体区120和与第一表面101相对的第二表面102之间的半导体芯片100的部分形成第一导电类型的耗尽层130。
耗尽层130可包括两个或多个掺杂浓度彼此不同的子层。举例来说，耗尽层130可包括与第二表面102接近或直接邻近的高掺杂衬底层136。衬底层136中的净掺杂浓度可在1017cm-3到1020cm-3的范围内，例如，在1019cm-3到1020cm-3的范围内。如所描述的，耗尽层130可进一步包括可在本体区120和衬底层136之间延伸的低掺杂漂移层134。漂移层134中的掺杂浓度可以，例如，在5x1014和1017cm-3之间。根据另一个实施方式，耗尽层130可进一步包括本体区120和漂移层134之间的补偿层，其中补偿层中的掺杂浓度超过漂移层134中的掺杂浓度。在该补偿层和漂移层中的掺杂浓度可以是或不是到第一表面101的距离的函数。例如，在补偿层和至少部分漂移层134中，掺杂浓度朝着第二表面102的方向减小。根据其他的实施方式，掺杂浓度高于漂移层134中的掺杂浓度并低于衬底层136中的掺杂浓度的场阻止层可形成在漂移层134和衬底层136之间。
本体区120和栅电极150可设置在与第一表面大致相同的距离处。本体区120面向第一表面101的第一边缘的距离大致与栅电极150的面向第一表面101的第一边缘的距离相同。第一表面101和本体区120面向第二表面102的第二边缘之间的距离与第一表面101和栅电极150面向第二表面102的第二边缘之间的距离大致相同。
所示的实施方式涉及具有第一导电类型n型和第二导电类型p型的加强型场效应晶体管结构。根据其他实施方式，第一导电类型是p型，第二导电类型是n型。另外的实施方式可以指耗尽型场效应晶体管结构。在截止状态，本体区120的pn结被反向偏置，并抑制源区110和耗尽层130之间的电流流动。在导通状态，向栅电极150施加的正电压控制本体区120的沟道部分中的电荷载流子沿着栅极电介质212的分布，以在源区110和耗尽层130之间形成n型导电沟道。
形成电介质层200与第一表面101直接接触。该电介质层200可包括一个或多个子层，例如粘合层，缓冲层和/或扩散势垒层。根据实施方式，电介质层包括可与栅极电介质212同时形成的热生长的二氧化硅层210。介质层200可进一步包括扩散势垒层220，例如，氮化硅或者氧氮化硅层。由沉积的氧化物形成的薄二氧化硅层，例如，使用TEOS作为前体材料，或者硅酸盐玻璃，例如未掺杂的硅酸盐玻璃，可形成粘合或缓冲层230。该电介质层200可进一步包括由BSG(硼玻璃)，PSG(磷硅酸盐玻璃)或者BPSG(硼磷硅酸盐玻璃)构成的主电介质层240。其他的实施方式可提供更少或更多的子层。
半导体器件500进一步包括第一金属层410，将介质层200与半导体芯片100隔离开。第二金属层420与第二表面102直接相邻。第一金属层410可提供源电极，第二金属层420可提供半导体器件500的耗尽电极。第一和第二金属层410，420可包含或由作为主要成分的铝Al，铜Cu或者铝或铜的合金，例如，AlSi，AlCu，或者AlSiCu组成。根据其他的实施方式，第一和/或第二金属层410，420可包含作为主要成分的镍Ni，钛Ti，银Ag，金Au，铂Pt和/或钯Pd。例如，金属层410，420中的至少一个可包括两个或多个子层，每个子层包括一个或多个Ni，Ti，Ag，Au，Pt，Pd和/或由它们形成的合金作为主要成分。
接触插头300将第一金属层410和源区以及本体区110，120电连接。该接触插头300可包括金属硅化物310，其中该金属可以是例如钛Ti，钽Ta或者钨W。该金属硅化物310沿着接触插头300和半导体芯片100之间的界面形成。每个接触插头300进一步包括例如由钨W构成的金属插头320，其中可在钨W填充物和电介质层200与金属硅化物310之间提供一个或多个金属化合物(例如，氮化钛)的衬垫。
在围绕单元区域610的边缘区域690中，边缘终端结构限定应该大于单元区域610的反向击穿电压的边缘区域690的反向击穿电压，其中该反向击穿电压是引起半导体器件500在反向模式下击穿的最小的供应电压。在边缘区域690面向单元区域610的内部中，从第一表面101延伸至半导体芯片100中的栅极沟槽结构不包括可操作的栅电极。源区110可存在于该内部691中。场沟槽可从第一表面101延伸至半导体芯片100中以提供另外的场电极180。该另外的场电极180可电连接或耦接至第一金属层410。
当本体区120和耗尽层之间的本体pn结正向偏置时，注入到漂移层134中的电荷载流子同样会扩散到边缘区域690中。当本体pn结切换至反向偏置状态时，扩散到边缘区域690中的电荷载流子促进反向恢复电荷，反向恢复电荷必须被与边缘区域690直接相邻的场效应晶体管排出。从边缘区域690排出的电荷载流子添加至单元区域610中的过剩的电荷载流子中，可显著增加单元区域610中与边缘区域690相邻的边界部分中的电流密度。因为电流密度随着di/dt的增加而增加，所以，在di/dt非常高时，所增加的电流密度会导致该边界部分的局部温度增加。电荷载流子寿命的缩短会导致较短的电荷载流子的扩散长度，以至于当本体pn结正向偏置时，扩散电荷载流子的部分边缘区域690会显著减小，更少的电荷载流子被排出。结果，半导体器件500变得更加耐用。
图2B涉及提供IGBT的半导体器件500的实施方式。该IGBT可包括与图2A中的IGFET相同的元件。另外在掺杂层130和第二表面102之间设置第二导线类型的收集器层140。第一金属层410提供半导体器件500的发射电极，第二金属层420提供半导体器件500的集电极。
另外，图2B提供电连接第一金属层410与源区110和本体接触区121的金属插头320。该金属插头在第一表面上终止。在栅极沟槽结构之外，单元区域610中的第一表面101大致平坦。将两个相邻源区110分隔开的部分半导体芯片100不包括形成源区110时所产生的杂质。增加用于一方面形成铂硅化物的接触区与另一方面本体区120的沟道区域之间的距离，控制铂扩散的高温步骤不会严重影响场效应晶体管结构的导通状态特性。
图3A至图3E涉及没有接触沟槽的实施方式。半导体衬底500a可按照图1A至图1G中所示的进行处理从而在半导体芯片100中形成本体阱120a。沉积并图案化第二杂质掩膜730，将第一导电类型的杂质引入该本体阱120a中。
根据图3A，第二杂质掩模730包括在边缘区域690中至少覆盖半导体芯片100的暴露表面的第一部分730a和覆盖本体阱120a的暴露表面的中心部分的第二部分730b。第二部分730b可与两个相邻的栅电极150具有大致相同的距离。在单元区域610中，第二杂质掩膜730的开口732至少暴露本体阱120a的面向栅电极150的外面的部分。开口732可进一步暴露单元区域610中的栅电极150和场电极180。
第二杂质掩膜730用于形成第二导电类型的本体阱120a中的第一导电类型的源区110。第二杂质掩膜730的第二部分730b阻止第一导电类型的杂质撞击到本体阱120的遮蔽部分中，从而使得从本体阱120a中出现的本体区120包括分别与第一表面101直接相连的延伸部分。可以在第一表面101上提供一个或多个电介质材料并通过光刻的方式进行图案化。
图3B示出由提供的电介质材料直接形成在第一表面101上的电介质层200。该电介质层200可通过光刻方式进行整体图形化，使得电介质层200中的开口202至少暴露单元区域610中的本体区120。根据其他的实施方式，在边缘区域690中暴露本体阱120a、场电极160，180中的一个或多个。
将杂质源引入并至少与本体区120的暴露部分接触。根据实施方式，对含铂的层进行沉积和回火，使得包含在含铂层中的铂作为铂源与半导体芯片100的硅材料进行反应，通过在450到500摄氏度之间的温度下，例如大约在470摄氏度下回火，在半导体芯片100的暴露部分上形成层状铂硅化物结构700。根据其他的实施方式，该杂质源是含金属复合物元件的溶液或者是将金属复合物元件注入到本体区120中所形成的注入区。
图3C示出形成在第一表面101的暴露部分上的铂硅化物结构700。在暴露部分中，本体区120与第一表面101直接相邻。铂硅化物结构700也可形成在，例如，场电极180的暴露表面，以及进一步的，分配给边缘区域690栅电极的暴露表面上。半导体衬底500a在至少750摄氏度，例如，在850至900摄氏度的范围内，例如在880摄氏度的温度下进行回火，使得原子或离子从铂硅化物结构700扩散到半导体芯片100中。
经过用于控制铂Pt原子的扩散的回火之后，第二导电类型724的杂质被引导通过电介质层200的开口202被以形成比本体区120具有更高的掺杂浓度的本体接触区121。例如，在本体接触区121中的净掺杂浓度可以比本体区120中的净掺杂浓度高至少9倍。
如图3中所示，由于执行了用于扩散出铂原子的回火处理，介质层200中的开口202被环绕。该本体接触区121提供与本体区120的低欧姆接触。根据所描述的实施方式，第二导电类型的杂质724也被引入边缘区域中的栅电极150和场电极180中，其他的实施方式可提供杂质掩膜用来遮蔽一个、多个或者所有的场电极160，180和栅电极150远离第二导电类型的杂质724。举例来说，该第二导电类型的杂质724可从气相通过向外扩散或者通过注入方法引入。半导体芯片100在相邻的栅极沟槽结构之间暴露的部分形成第一表面101的第一部分，该第一部分与第一表面101的另一部分齐平。在栅极沟槽结构之外，单元区域610中的第一表面101是大致平坦的。开口202可通过各向同性刻蚀进行扩宽，以便暴露与本体接触区121直接邻接的部分源区110。例如，可对该电介质层200湿法刻蚀。
可沉积金属并进行回火以形成用于至少与本体接触区121和源区110连接的金属硅化物310。可设置氮化钛层与栅电极150接触。可沉积另一种金属，例如钨W，以提供用于填充电介质层200中的开口的金属插头320。第一金属层410可沉积在该金属插头320的表面上。
图3E示出包括至少位于金属插头320和源区110以及本体接触区121之间的界面处的金属硅化物310的接触插头300。该接触插头300的在半导体芯片100的第一表面101上终止。
图4A和图4B指的是提供具有多晶硅插头322而不是金属插头320的接触插头300的实施方式。半导体衬底500a可根据图1A至图1I所示进行处理提供具有开口202的电介质层200。该开口202至少露出半导体衬底500a的半导体芯片100的单元区域610中的本体区120。根据其他的是实施方式，在边缘区域690中，可暴露本体阱120a、场电极160，180中的一个或多个。当将第二导电类型724的杂质引入到本体阱120a中和引入到本体区120中以形成高掺杂的本体接触区121时，该电介质层200作为杂质掩膜是有效的。
图4A示出在本体区120和随后提供的接触插头300之间提供低欧姆接触的本体接触区121。根据所描述的实施方式，第二导电类型的杂质724也被引入到边缘区域中的栅电极150和场电极180中，其他的实施方式可提供杂质掩膜用来遮蔽一个、多个或者所有的场电极160，180和栅电极150远离第二导电类型的杂质724。举例来说，该第二导电类型的杂质724可通过从气相向外扩散或者通过注入工艺导入。
金属硅化物310，例如，硅化钛，硅化钽或者硅化钨可形成在部分半导体芯片100上以及进一步的，形成在由电介质层200的开口202所暴露的导电结构上。可沉积多晶硅以形成填充开口202的多晶硅插头322。根据实施方式，在沉积多晶硅材料期间，该多晶硅插头322是原位掺杂的。根据其他实施方式，多晶硅插头322由本征多晶硅材料形成。可沉积铂层并进行退火以在该多晶硅插头322的暴露表面上形成含铂结构330。
图4B示出具有形成在贯穿电介质层200的多晶硅插头322上的含铂结构330的接触插头300。金属硅化物310沿着多晶硅插头322和半导体芯片100之间的界面延伸。半导体衬底500a可在至少750摄氏度的温度下回火以将铂Pt原子从含铂结构330中扩散到半导体芯片100中，从而减小反向恢复电荷。在多晶硅插头322中，扩散的铂原子形成铂硅化物晶体340。假如多晶硅插头322由最初的本征多晶硅材料构成，那么，在回火之后该多晶硅插头322可掺杂n型或p型杂质。
图5示出例如通过参照图4A至图4B所描述的方法所形成的半导体器件500。图5包括图4B中的所有的元件。另外，图5示出通过接触插头300电连接至单元区域610中的源区110和本体区120的第一金属层410。根据一些实施方式，第一金属层410也可电连接至本体阱120a，以及进一步连接至边缘区域690中的导电结构。接触插头300包括设置在离第一表面101一定距离的由含铂结构中的铂原子向外扩散所导致的铂硅化物晶体340。
掺杂层130可包括高掺杂衬底层136和低掺杂漂移层139。第二金属层420可与该衬底层136直接接触。第一金属和第二金属层410,420可包含或由作为主要成分的铝Al，铜Cu或者铝或铜的合金，例如，AlSi，AlCu，或者AlSiCu组成。根据其他的实施方式，第一和/或第二金属层410，420可包含作为主要成分的镍Ni，钛Ti，银Ag，金Au，铂Pt和/或钯Pd。第一和第二金属层410，420中的至少一个可包括两个或多个所提及的成分的子层。
铂硅化物不直接形成在单晶硅半导体芯片100上，从而使得铂硅化物既不形成在靠近沟道区域也不形成在源区110和本体区120的接触区中。结果，半导体器件500的导通状态的特性不会受到铂硅化物的不利的影响。另一方面，从设置在离半导体芯片100一定距离的含铂结构330中扩散出的铂原子能有效的减少反向恢复电荷。其他的实施方式提供钒V，铱Ir，钯Pd或者金Au而不是或者除了铂Pt。
图6涉及超结半导体器件500的实施方式。在半导体芯片100的单元区域610中，在垂直方向延伸与半导体芯片100的第一和第二表面101,102正交的柱状结构交替设置。例如，在n-FET的情况下，那么n掺杂的圆柱中的高杂质浓度导致半导体器件500具有低的接通状态阻抗。另一方面，当施加反向电压时，消耗区在与第一和第二表面101,102平行的横向方向上在n掺杂的圆柱和p掺杂的圆柱135之间延伸，以使得即使n掺杂的圆柱中的杂质浓度很高，也能够获得高反向击穿电压。
根据所描述的关于n-FETs的实施方式，p掺杂的本体阱120a可形成为垂直延伸或者p掺杂的圆柱135的部分，并与第一表面101邻接。源区110还可形成在在本体阱120a中。本体阱120a的剩余部分形成本体区120。栅电极150设置在离第一表面101一定距离的半导体芯片100外部。栅极电介质212将栅电极150与半导体芯片100和形成在半导体芯片100中的本体区120隔离开。电介质结构200a将栅电极150与第一金属层410隔离开，以及将栅电极150与电连接第一金属层410与半导体芯片100中的本体区120和源区110的接触插头300隔离开。第二金属层420直接接触掺杂层130的衬底层136。
接触插头300可包括位于半导体芯片100、多晶硅插头322和设置在离半导体芯片100一定距离的由含铂结构扩散出的铂原子形成的铂硅化物晶体340的界面的金属硅化物310。
图7A涉及制造半导体器件的方法。在半导体芯片中形成第一导电类型的源区和与第一导电类型相反的第二导电类型的本体区(902)。在第一部分中，源区和本体区与半导体芯片的第一表面邻接。提供杂质源与第一表面的第一部分接触(904)。对该杂质源回火以便金属复合元素的原子从杂质源扩散至半导体芯片中(906)。回火之后，第二导电类型的杂质被引入半导体芯片中以在分别两个相邻的源区之间形成本体接触区(908)。该本体接触区具有比本体区高至少9倍的净掺杂浓度。
根据图7B的实施方式，在半导体芯片中形成第一导电类型的源区和与第一导电类型的相反的第二导电类型的本体接触区(912)。在第一部分中，源区和本体接触区与半导体芯片的第一表面邻接。沉积半导体材料以形成贯穿与第一表面邻接的电介质层中的开口的多晶硅插头(914)。该多晶硅插头电连接源区和本体接触区。提供杂质源与所沉积的半导体材料接触(916)。对该杂质源回火(918)。金属复合元素的原子从杂质源扩散至半导体芯片中并在多晶硅插头中离第一表面一定距离处形成硅化物晶体。
尽管这里只对特定的实施方式进行了说明和描述，但是，可以理解的是，对于普通技术领域的技术人员来说，各种改变和/或等价的实现都可以代替所示出和所描述的特定的实施方式，这并没有超出本发明的范围。本申请旨在覆盖这里所讨论的特定实施方式的任何改变或变化。因此，旨在本发明仅仅由权利要求和它的等价物来限定。

Claims (24)

1.一种制造半导体器件的方法，所述方法包括：
在半导体芯片中形成第一导电类型的源区和与所述第一导电类型相反的第二导电类型的本体区，在第一部分中所述源区和所述本体区与所述半导体芯片的第一表面邻接；
提供杂质源与所述第一表面的所述第一部分接触；
对所述杂质源回火以便金属复合元素的原子从所述杂质源向外扩散到所述半导体芯片中；以及
在所述回火之后，将所述第二导电类型的杂质引入到所述半导体芯片中以分别在两个相邻的源区之间形成本体接触区，所述本体接触区具有比所述本体区高至少九倍的净掺杂浓度。
2.根据权利要求1所述的方法，其中，所述金属复合元素选自包括铂、钯、钒、铱和金的组。
3.根据权利要求1所述的方法，其中，所述金属复合元素是铂，所述杂质源是铂源。
4.根据权利要求3所述的方法，其中，提供所述铂源包括将含铂溶液引入与所述第一表面的所述第一部分接触。
5.根据权利要求3所述的方法，其中，提供所述铂源包括提供含铂层。
6.根据权利要求5所述的方法，其中，提供所述含铂层包括沉积少于五个铂原子层或者分子层。
7.根据权利要求3所述的方法，其中，提供所述铂源包括注入铂原子或者离子通过所述第一表面的所述第一部分。
8.根据权利要求3所述的方法，其中，提供所述铂源包括沉积铂层并对所述铂层回火以在所述第一表面的所述第一部分上形成层状铂硅化物结构。
9.根据权利要求8所述的方法，进一步包括在对所述铂层回火之后，移除没有结合到所述层状铂硅化物结构中的残余铂层部分。
10.根据权利要求8所述的方法，进一步包括在对所述铂源回火之后，移除所述层状铂硅化物结构。
11.根据权利要求1所述的方法，进一步包括在提供所述杂质源之前，在相邻的源区之间刻蚀接触沟槽。
12.根据权利要求1所述的方法，进一步包括提供从所述第一表面延伸到所述半导体芯片中的栅极沟槽结构，在所述半导体芯片的单元区域中，所述栅极沟槽结构包括栅电极和位于所述栅电极和所述半导体芯片之间的栅极电介质。
13.一种制造半导体器件的方法，所述方法包括：
在半导体芯片中形成第一导电类型的源区和与所述第一导电类型相反的第二导电类型的本体接触区，在第一部分中，所述源区和所述本体接触区与所述半导体芯片的第一表面邻接；
沉积多晶硅以形成贯穿与所述第一表面邻接的电介质层中的开口的多晶硅插头，所述多晶硅插头电连接所述源区和本体接触区；
提供与沉积的所述多晶硅接触的杂质源；以及
对所述杂质源回火以便金属复合元素的原子从所述杂质源向外扩散至所述半导体芯片中，以及扩散的金属复合元素的原子在所述多晶硅插头中离所述第一表面一定距离处形成硅化物晶体。
14.根据权利要求13所述的方法，其中，所述金属复合元素选自包括铂、钯、钒、铱和金的组。
15.根据权利要求13所述的方法，其中，所述金属复合元素是铂，所述杂质源是铂源。
16.根据权利要求15所述的方法，其中，提供所述铂源包括在沉积的所述多晶硅上沉积少于五个铂原子层或者分子层。
17.根据权利要求15所述的方法，其中，提供所述铂源包括向沉积的所述多晶硅中注入铂原子或者离子。
18.根据权利要求15所述的方法，其中，提供所述铂源包括在沉积的所述多晶硅上沉积铂层，并对所述铂层回火以在沉积的所述多晶硅上形成层状铂硅化物结构。
19.根据权利要求18所述的方法，进一步包括在回火之后将所述层状铂硅化物结构移除。
20.根据权利要求13所述的方法，其中，提供所述源区和所述本体接触区包括：
在所述半导体芯片中形成本体阱，所述本体阱与所述第一表面邻接；
在单元区域的每个所述本体阱中，形成彼此分离的两个源区，所述本体阱的残余部分分别形成具有与所述第一表面直接邻接的延伸部分的本体区；以及
在所述延伸部分中形成所述本体接触区，其中，所述本体接触区中所述第二导电类型的掺杂浓度比所述本体区中的至少高九倍。
21.根据权利要求20所述的方法，其中，形成所述源区包括提供杂质掩膜来遮蔽分配给所述延伸部分的部分所述本体阱，以阻止所述第一导电类型的杂质撞击到所述延伸部分内。
22.一种半导体器件，包括：
场效应晶体管结构，包括第一导电类型的源区和与所述第一导电类型相反的第二导电类型的本体接触区，所述源区和所述本体接触区与包含金属复合元素的原子的半导体芯片的第一表面的第一部分邻接，所述本体接触区形成在两个相邻的源区之间，并分别与形成在离所述第一表面一定距离的本体区连接；
电介质层，与所述第一表面邻接；以及
多晶硅插头，贯穿所述电介质层中的开口，并与所述源区和本体接触区直接邻接，所述多晶硅插头在离所述第一表面一定距离的部分中包括硅化物晶体；以及
其中，所述本体接触区中的最大掺杂浓度是至少1019cm-3。
23.根据权利要求22所述的半导体器件，其中，所述第一部分与所述第一表面齐平，以及所述本体接触区将两个相邻的源区分离开。
24.根据权利要求22所述的半导体器件，其中，接触沟槽在相邻的源区之间从所述第一表面延伸到所述半导体芯片中，所述接触沟槽中填满导电材料。
CN201310236956.7A 2012-06-14 2013-06-14 制造半导体器件的方法和半导体器件 Active CN103515227B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/517,658 2012-06-14
US13/517,658 US8558308B1 (en) 2012-06-14 2012-06-14 Method of manufacturing a semiconductor device using a contact implant and a metallic recombination element and semiconductor

Publications (2)

Publication Number Publication Date
CN103515227A CN103515227A (zh) 2014-01-15
CN103515227B true CN103515227B (zh) 2017-09-29

Family

ID=49321474

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310236956.7A Active CN103515227B (zh) 2012-06-14 2013-06-14 制造半导体器件的方法和半导体器件

Country Status (3)

Country Link
US (1) US8558308B1 (zh)
CN (1) CN103515227B (zh)
DE (1) DE102013106055B4 (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8975662B2 (en) * 2012-06-14 2015-03-10 Infineon Technologies Austria Ag Method of manufacturing a semiconductor device using an impurity source containing a metallic recombination element and semiconductor device
KR20150030799A (ko) * 2013-09-12 2015-03-23 매그나칩 반도체 유한회사 반도체 소자 및 그 제조 방법
US9190480B2 (en) 2013-12-20 2015-11-17 Infineon Technologies Austria Ag Method and contact structure for coupling a doped body region to a trench electrode of a semiconductor device
KR102114501B1 (ko) * 2014-03-11 2020-05-25 매그나칩 반도체 유한회사 반도체 소자
DE102014108966B4 (de) * 2014-06-26 2019-07-04 Infineon Technologies Ag Halbleitervorrichtung mit thermisch gewachsener Oxidschicht zwischen Feld- und Gateelektrode und Herstellungsverfahren
DE102014112338A1 (de) * 2014-08-28 2016-03-03 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zum Herstellen eines Halbleiterbauelements
DE102015103211B4 (de) * 2015-03-05 2018-05-30 Infineon Technologies Austria Ag Verfahren zum herstellen einer halbleitervorrichtung mit ersten und zweiten feldelektrodenstrukturen
US9917159B2 (en) 2015-03-30 2018-03-13 Infineon Technologies Austria Ag Semiconductor device comprising planar gate and trench field electrode structure
DE102015106790B4 (de) 2015-04-30 2020-08-06 Infineon Technologies Austria Ag Halbleitervorrichtung und Trench-Feldplatten-Feldeffekttransistor mit einem thermisch gewachsene und abgelagerte Teile aufweisenden Felddielektrikum
DE102015110737B4 (de) * 2015-07-03 2022-09-29 Infineon Technologies Austria Ag Halbleitervorrichtung mit einer direkt an einen Mesaabschnitt und eine Feldelektrode angrenzenden Kontaktstruktur
CN105428234B (zh) * 2015-11-14 2019-02-15 中国振华集团永光电子有限公司（国营第八七三厂） 一种平面型三极管芯片的制备方法
JP6378220B2 (ja) * 2016-02-01 2018-08-22 株式会社東芝 半導体装置
JP6367514B2 (ja) * 2016-03-31 2018-08-01 新電元工業株式会社 半導体装置の製造方法及び半導体装置
US9741570B1 (en) * 2016-07-29 2017-08-22 Infineon Technologies Austria Ag Method of manufacturing a reverse-blocking IGBT
DE102016125316B4 (de) 2016-12-22 2021-07-22 Infineon Technologies Austria Ag Herstellen von rekombinationszentren in einem halbleiterbauelement
US9818696B1 (en) * 2016-12-26 2017-11-14 Sanken Electric Co., Ltd. Semiconductor device
CN107799601B (zh) * 2017-09-29 2020-04-14 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽功率mostet器件及其制造方法
EP3531457B1 (en) * 2018-02-26 2022-07-20 Infineon Technologies Austria AG Transistor device with gate resistor
CN109659236B (zh) * 2018-12-17 2022-08-09 吉林华微电子股份有限公司 降低vdmos恢复时间的工艺方法及其vdmos半导体器件
CN110993693A (zh) * 2019-12-16 2020-04-10 上海华虹宏力半导体制造有限公司 沟槽型功率mosfet及其工艺方法
US11621331B2 (en) * 2020-09-10 2023-04-04 Semiconductor Components Industries, Llc Electronic device including a charge storage component
CN112271134B (zh) * 2020-10-20 2021-10-22 苏州东微半导体股份有限公司 半导体功率器件的制造方法
JP2022144504A (ja) 2021-03-19 2022-10-03 株式会社東芝 半導体装置及びその製造方法
JP2023132722A (ja) * 2022-03-11 2023-09-22 株式会社東芝 半導体装置
EP4376091A1 (en) * 2022-11-24 2024-05-29 Nexperia B.V. Mosfet formation
CN116504819B (zh) * 2023-04-18 2024-03-12 北京贝茵凯微电子有限公司 一种沟槽型功率半导体芯片制备方法及芯片

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6084881A (ja) 1983-10-17 1985-05-14 Toshiba Corp 大電力ｍｏｓ　ｆｅｔとその製造方法
US5528058A (en) * 1986-03-21 1996-06-18 Advanced Power Technology, Inc. IGBT device with platinum lifetime control and reduced gaw
DE10001871A1 (de) 2000-01-18 2001-08-02 Infineon Technologies Ag Verfahren zur Herstellung eines steuerbaren Halbleiterschalt-elements und steuerbares Halbleiterschaltelement
US7332750B1 (en) 2000-09-01 2008-02-19 Fairchild Semiconductor Corporation Power semiconductor device with improved unclamped inductive switching capability and process for forming same
DE10217610B4 (de) * 2002-04-19 2005-11-03 Infineon Technologies Ag Metall-Halbleiter-Kontakt, Halbleiterbauelement, integrierte Schaltungsanordnung und Verfahren
JP2005311284A (ja) * 2004-03-23 2005-11-04 Fuji Electric Holdings Co Ltd パワー半導体素子およびこれを用いた半導体装置
US6992353B1 (en) * 2004-11-01 2006-01-31 Silicon-Based Technology Corp. Self-aligned source structure of planar DMOS power transistor and its manufacturing methods
US7736984B2 (en) * 2005-09-23 2010-06-15 Semiconductor Components Industries, Llc Method of forming a low resistance semiconductor contact and structure therefor
US20080246082A1 (en) * 2007-04-04 2008-10-09 Force-Mos Technology Corporation Trenched mosfets with embedded schottky in the same cell
DE102007036147B4 (de) 2007-08-02 2017-12-21 Infineon Technologies Austria Ag Verfahren zum Herstellen eines Halbleiterkörpers mit einer Rekombinationszone
US8022472B2 (en) * 2007-12-04 2011-09-20 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
US8188484B2 (en) * 2008-12-25 2012-05-29 Rohm Co., Ltd. Semiconductor device
US8120074B2 (en) * 2009-10-29 2012-02-21 Infineon Technologies Austria Ag Bipolar semiconductor device and manufacturing method
DE102009051317B4 (de) 2009-10-29 2011-11-03 Infineon Technologies Austria Ag Verfahren zur Herstellung eines Halbleiterbauelement
WO2012056705A1 (ja) * 2010-10-29 2012-05-03 パナソニック株式会社 半導体素子およびその製造方法
JP5719167B2 (ja) * 2010-12-28 2015-05-13 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
DE102013106055A1 (de) 2013-12-19
DE102013106055B4 (de) 2023-09-07
US8558308B1 (en) 2013-10-15
CN103515227A (zh) 2014-01-15

Similar Documents

Publication Publication Date Title
CN103515227B (zh) 制造半导体器件的方法和半导体器件
US9450062B2 (en) Semiconductor device having polysilicon plugs with silicide crystallites
US10541327B2 (en) Semiconductor device comprising a trench structure
US20220285550A1 (en) Semiconductor Device Having Contact Trenches Extending from Opposite Sides of a Semiconductor Body
CN104617145B (zh) 半导体装置
JP5316954B2 (ja) ダイレクトトレンチポリシリコンコンタクトを備える横型トレンチｍｏｓｆｅｔ
TWI407548B (zh) 積體有感應電晶體的分立功率金屬氧化物半導體場效應電晶體
US9917160B2 (en) Semiconductor device having a polycrystalline silicon IGFET
TWI616982B (zh) 半導體裝置與其形成方法
US8338907B2 (en) Semiconductor device and method of manufacturing the same
US20090140329A1 (en) Semiconductor Device
US8541839B2 (en) Semiconductor component and method for producing it
US7821064B2 (en) Lateral MISFET and method for fabricating it
US20150037954A1 (en) Super-junction trench mosfets with short terminations
JP6485034B2 (ja) 半導体装置の製造方法
JP2005508083A (ja) ドレインコンタクトが改善されたトレンチ二重拡散金属酸化膜半導体デバイス
CN106024894B (zh) 沟槽栅功率mosfet结构及其制造方法
US20110291278A1 (en) Semiconductor devices with low resistance back-side coupling
CN104347625B (zh) 集成电路以及制造集成电路的方法
WO2023231502A1 (zh) 沟槽型mos器件及其制造方法
CN111952352A (zh) 超结半导体装置及超结半导体装置的制造方法
KR20120021240A (ko) 반도체 장치 및 그 제조 방법
US9673316B1 (en) Vertical semiconductor device having frontside interconnections
CN104051524B (zh) 半导体器件
TWI788755B (zh) 使用底部崩潰電流路徑的雪崩保護電晶體及其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant