CN103500582A - 具有串行和并行模式的存储器系统和方法 - Google Patents

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Abstract

本发明提供了一种方法和系统，其允许使用串行存取或者使用并行存取来执行存取一个或者多个存储体的方法。在串行模式中，每一链路作为独立的串行链路操作。相反，在并行模式期间，链路作为并行链路共同操作。其中，在串行模式中，对于每一链路独立地接收输入和输出控制，在并行模式期间，所有的链路共同使用单组输入和输出控制。

Description

具有串行和并行模式的存储器系统和方法
本申请为申请号为200780045070.7、申请日为2007年12月10日、发明名称为“具有串行和并行模式的存储器系统和方法”的申请的分案申请。
技术领域
本发明涉及并行存储器系统和串行存储器系统。
背景技术
当前消费电子装置使用存储器装置。例如，诸如数码照相机、便携式数字助理、便携式音频/视频播放器和移动终端的移动电子装置一直以来要求大容量存储器，优选的是具有不断增加容量和提高速度能力的非易失性存储器。由于在不通电的情况下非易失性存储器和硬盘驱动器可以保持数据，因此优先选择非易失性存储器和硬盘驱动器，从而延长了电池寿命。
虽然，现有存储器装置对于许多目前的消费电子装置以足够的速度运行，但是这样的存储器装置可能将不足以用于未来要求高数据速率的电子装置和其他装置中。例如，记录高清晰度移动图像的移动多媒体装置可能要求存储模块具有大于使用当前存储器技术的存储器模块的编程吞吐量。虽然这样的解决方案看起来简单，但是在这样的高频率下信号质量却存在问题，其在存储器的工作频率上设定了实际的限制。存储器使用一组并行输入/输出（I/O）引脚和其它部件通信，引脚的数量视情况而定。I/O引脚接收命令指令和输入数据并且提供输出数据，这通常被称为并行接口。高速操作例如可以导致诸如串扰、信号扭曲和信号衰减的通信退化效应，从而降低信号质量。
为了在系统板上将较高密度和较快速操作结合在一起，存在两种设计技术：诸如菊花链的串行互连配置和诸如多点的并行互连配置。这些设计技术可以用于克服决定着硬盘与存储器系统之间存储器交换的成本和操作效率的密度问题。但是，多点配置相对于菊花链配置具有缺点。例如，如果在多点存储器系统中点的数量增加，由于每一引脚的负载效应，延迟时间也增加，从而削弱了多点存储器系统的总的性能。这归因于存储器装置的金属线电阻器-电容器负载和引脚电容量。在诸如存储器装置的装置中的串行链路可以使用串行接收所有的地址、命令和数据的单个引脚输入。串行链路可以提供串行菊花链配置来通过级联配置有效地控制命令位、地址位和数据位。通过提供串行菊花链配置，存储器装置识别符（ID）号码被分配给级联链上的每一装置。存储器装置可以是动态随机存取存储器（DRAM）、静态随机存取存储器（SRAM）或者快闪存储器。
发明内容
本发明提供一种方法和系统，其允许使用串行存取或者使用并行存取来执行存取一个或者多个存储体的方法。在串行模式中，每一链路作为独立串行链路操作。相反，在并行模式期间，链路作为并行链路共同操作。其中，对于串行模式，对于每一链路独立地接收输入和输出控制，而在并行模式期间，所有的链路共同使用单组输入和输出控制。
根据一个主要方面，本发明提供一种存储器系统，包括：至少一个存储体；连接多个输入和多个输出到所述至少一个存储体的双模接口电路，所述接口电路具有串行模式，在串行模式期间至少一个输入的每一个作为相应的串行输入操作并且至少一个输出的每一个作为相应的串行输出操作，所述接口电路具有并行模式，在并行模式期间输入作为并行输入共同操作并且输出作为并行输出共同操作。
在有些实施例中，所述至少一个存储体包括多个存储体。
在有些实施例中，在串行模式期间，每一个作为相应的串行输入操作的所述至少一个输入包括多个输入，并且作为相应的串行输出操作的所述至少一个输出包括多个输出。
在有些实施例中，双模接口电路包括：多个链路和体控制器，每一个链路和体控制器在多个输入中具有相应的输入；其中，多个链路和体控制器中的每一个可以以串行模式操作以通过以下处理以串行方式执行读和写操作：对于每一读和写操作，如果操作是写操作，处理在包含命令、地址和数据的相应输入上接收的单个位宽输入信号；其中，所述多个链路和体控制器可以并行模式共同操作以通过以下处理并行地执行读和写操作：对于每一读和写操作，如果操作是写操作，处理在包含命令、地址和数据的多个输入上接收的多个位宽输入信号。
在有些实施例中，每一个链路和体控制器被连接到所述存储体的预定一个，并且每一个存储体被连接到所述输出的预定一个。
在有些实施例中，每一个链路和体控制器还包括对于写操作的相应输入控制和对于读操作的相应输出控制；双模接口电路在并行模式中可操作地连接多个链路和体控制器电路的公共一个的输入控制到其余的链路和体控制电路的输入控制，并且连接多个链路和体控制电路的公共的输出控制到其余的链路和体控制电路的输出控制，使得在并行模式期间所有的链路和体控制电路共同操作；双模接口电路在串行模式期间可操作地允许独立信号在每一个输入控制和输出控制处被接收。
在有些实施例中，多个链路和体控制器对于每一个存储体包括相应的链路和体控制器。
在有些实施例中，所述存储器系统还包括：至少一个链路转换器，其在串行模式期间操作来连接每一链路和体控制器到相应的所选择的体，并且在并行模式期间操作来连接所有的链路和体控制器到所选择的存储体。
在有些实施例中，所述至少一个链路转换器包括用于写和控制而连接每一链路到相应的所选择的体的第一转换器，和用于读而连接每一链路到所选择的体的第二链路转换器，防止同时连接多个链路到同一体。
在有些实施例中，双模接口电路包括：用于接收在串行模式和并行模式之间选择的数据宽度控制输入的输入66。
在有些实施例中，所述双模接口电路包括：用于接收在串行模式和并行模式之间选择的数据宽度控制输入信号的输入，对于每一个链路和体控制器，相应的第一多路复用器具有第一和第二输入，每个第一输入被连接到所述链路和体控制器的相应输入控制，每个第二输入被连接到所述链路和体控制器的公共一个的输入控制，所述第一多路复用器在所述数据控制宽度控制输入的控制下可操作地选择所述第一输入或者第二输入；对于每一个链路和体控制器，相应的第二多路复用器具有第一和第二输入，每个第一输入被连接到所述链路和体控制器的相应输出控制，每个第二输入连接到所述链路和体控制器的公共一个的输出控制，所述第二多路复用器在所述数据控制宽度控制输入信号的控制下可操作地选择所述第一输入或者第二输入。
在有些实施例中，所述双模接口电路包括：对于每一个存储体的相应的并行到串行变换器，所述并行到串行变换器具有串行输出；将所述每一个并行到串行变换器的串行输出转换到所选择的输出的转换逻辑。
在有些实施例中，所述存储器系统还包括：用于在串行模式期间选择所述并行到串行变换器的串行输出并且在并行模式期间选择并行输出的选择器逻辑。
在有些实施例中，所述存储器系统还包括：数据宽度变换器，用于通过将来自所选择的体的输出从对于体存取的数据宽度变换为等于所述多个输出的输出数量的数据宽度来产生所述并行输出。
在有些实施例中，所述双模接口电路包括：对于每一存储体的相应的串行到并行变换器；将每一个输入转换为一个相应的所选择的串行到并行变换器的输入的转换逻辑。
在有些实施例中，所述存储器系统还包括：数据宽度变换器，用于将具有等于所述多个输入的输入数量的数据宽度的并行输入变换为对于体存取的数据宽度。
根据另一个主要方面，本发明提供一种方法，包括：根据数据宽度控制输入来重新配置存储器接口为串行模式和并行模式中的所选择的一个；在串行模式中，所述存储器接口用作至少一个串行接口；在并行模式中，所述存储器接口用作并行接口。
在有些实施例中，所述方法还包括：在串行模式期间，提供从每一链路到多个体中的任一体的串行存取。
在有些实施例中，根据数据宽度控制输入来重新配置存储器接口为串行模式和并行模式中的所选择的一个包括：对于串行模式，重新配置多个链路和体控制器使得在串行模式期间在至少一个串行接口处的每一个处接收独立的输入和输出控制；对于并行模式，重新配置所述多个链路和体控制器，使得在一个链路和体控制器处所接收的输入和输出控制被所有的链路和体控制器所共同使用。
附图说明
以下参照附图仅通过示例描述本发明的实施例，其中：
图1为以具有串行接口的多个链路和多个体为特征的存储器系统的框图；
图2为以具有串行接口的多个独立链路和多个体为特征的存储器系统的框图；
图3为对于图2的存储器系统的串行操作的时序图；
图4为串行模式期间系统具有单个位串行接口并且并行模式期间系统具有多个位并行接口的存储器系统的框图；
图5为示出三个数据输出配置的带宽比较的示意图；
图6为示出以1位串行数据处理的多个独立串行链路配置的框图；
图7为示出以4位并行数据处理的单个非独立并行链路配置的框图；
图8A为输入控制多路复用的示意图；
图8B为输出控制多路复用的示意图；
图8C为对于串行和并行操作的体输出转换的示意图；
图8D为对于串行和并行操作的体输入转换的示意图；
图9为由本发明的实施例提供的双模存储器系统的框图。
具体实施方式
对于涉及存储器装置的许多操作，高带宽能力在数字系统中正成为日益重要的问题。多种方法正试图实现高性能的目标。实现此目标的一种典型方法是使用具有单个位数据宽度的串行接口，在该串行接口上包括命令、地址以及读和写数据的所有信息被串行传送到下一个目的地。消费电子市场中的许多现有产品使用这样的串行接口。
串行数据传送方法比并行数据传送方法具有许多优势。例如，串行数据传送所使用的互连在印刷电路板上的数据线上不会出现在并行互连中典型存在的串扰和干扰。
为了提高以串行数据传送的存储器装置的最大峰值性能，考虑使用串行接口的多链路模式。具体地，一组链路的每一个以与具有自己的命令、地址以及读和写数据的单独串行链路同样的方式操作。图1示出以多个串行接口为特征的存储器系统的例子。在图1例子中，示出了被连接到相应链路和体控制器16、18和20的一组串行输入SI110、SI212、SIn14。链路和体控制器16、18和20的每一个被连接到相应的存储体，体022、体124和体n26。以SO028、SO130，…，SOn32指示串行输出。图1示出到每一个体的专用链路。由串行数据处理实现所有的数据传送。诸如图1所示的多个电路可以被顺序地连接，在串行互连上的寻址被用来选择多个电路中的特定一个。
在另一个组合多个串行链路来提高带宽的方法中，提供具有多个独立链路的布置，其可以通过使用布置在链路和体控制器与存储体之间的链路转换逻辑来从任意链路存取任何体。图2中示出了一个例子。除了包括位于链路和体控制器16、18、20和存储体22、24、26之间的链路转换器34以及位于存储体22、24、26和串行输出28、30、32之间的链路转换器36，该例子和图1的例子相同。在此情况中包含在每一串行输入中的地址信息还包括体标识符，以允许针对给定命令来选择体。不允许从不同的链路对同一体进行同时存取。通过在存取同一体时使对给定体确立串行数据的第一链路具有高于第二链路的较高优先权，链路转换器防止了串行位流的争用。为了处理该防止争用，链路转换器34、36不是仅包含一些逻辑转换器的简单电路。再一次，诸如图2所示的多个电路可以被顺序连接，并且在串行互连上的寻址被用来选择多个电路中的特定一个。
对应于图2的例子，图3示出具有输入和输出串行端口的时序图的简单例子，所述端口被限定在包括多个体的存储器装置的外围电路中。在图3中，接收对于串行输入SI010、SI112、SIn14的信号的端口被以SIP0、SIP1、SIPn指示。输出串行输出SO028、SO130、SOn32的端口被以SOP0、SOP1、SOPn指示。链路端口的数量没有必要和存储器装置中包括的体的数量相同。可以允许任意数量的体和链路组合。基于这种链路和体互连的灵活性，数据输入和输出路径可以以菊花链方式容易地传送到下一个装置。所有链路和体的组合均具有共同的接口，通过该共同接口，数据被传送到具有串行连接的下一个装置（数据宽度为“1”）。对于SIP0，存在包括命令、地址和数据信息的输入信号，并且该输入信号在某段时间有效。一段时间之后，当由任意命令或者专用的控制引脚确立输出请求时，SOP0上的输出有效并且包含输出数据。对于其他的串行输入和输出也存在类似的时序布置。
串行接口提供了优于并行接口的许多优势，特别是在小干扰和耦合效应方面。但是，串行接口相比于并行接口需要更高的工作频率以保持同样数量的数据带宽。在一些频率范围内，双位操作可以优于多串行数据总线接口。
本发明的实施例提供一种可配置为作为一组单个位串行接口或者多位并行接口操作的接口。依据最大数据输出和可用输出端口，多位并行接口可以是双位并行接口或者是较大数量的位。当数据输出宽度从1位串行配置改变成多位并行配置时，使用一组输入控制（即通常用来控制单个位串行接口的输入）来控制并行接口，同时忽略了通常被用来控制其它单个位串行接口的输入控制。
现在参见图9，示出由本发明实施例所提供的双模存储器系统的框图。系统具有连接一组输入406和一组输出408到一组存储体402和403的双模接口电路400、401。一般地说，存在至少一个存储体。接口电路400具有串行模式，在该串行模式期间，每个输入406作为相应的串行输入操作并且每个输出408作为相应的串行输出操作。接口电路400具有并行模式，在该并行模式期间，输入406作为并行输入共同地操作并且输出408作为并行输出共同地操作。一般地说，在串行模式期间，至少一个输入和至少一个输出在串行模式中是可操作的。例如，类似这样的可能配置是8链路、10个体的配置。在并行模式期间，所有的8个链路被并行被使用以便存取该体。在串行模式期间，一个链路被使用以便存取该体。
将参照图4到图8来描述图9的系统的详细的例子。现在参照图4，图4示出在串行和并行操作之间可重新配置的存储器系统的框图。该例子假设具有n个链路和n个体，但是该图仅包括第一、第二和第n个链路和体的细节。电路具有一组n个输入，其中所示三个被称为串行输入SI011、SI113、SIn15，对应的一组n个链路和体控制器40、42、44，链路转换器35，存储体，体023、体125体n27，链路转换器37，和现在称为串行输出SO029、SO131、SOn33的一组输出。链路和体控制器40、42、44将串行输入11、13、15和链路转换器35互连。对于SI011的链路和体控制器40具有对于IPC0（输入控制0）46、OPC0（输出控制0）48的附加引脚。对于SI113的链路和体控制器42具有对于IPC150、OPC152的附加引脚。对于SIn15的链路和体控制器44具有对于IPCn54、OPCn56的附加引脚。还存在到链路和体控制器40的输入66以用于接收控制系统进行操作的数据宽度的数据宽度控制输入。在有些实施例中，存在用于在串行模式操作和并行操作模式之间进行选择的单个位。在其他实施例中，存在用于指示作为介于1和一些预定最大数据宽度之间的任意宽度的数据宽度的多个位。尽管没有示出，但输入到链路和体控制器40的数据宽度控制输入66的数据宽度控制信号被类似地输入到所有其他链路和体控制器。在有些实施例中，在数据宽度控制输入66上接收的数据宽度控制信号来自于在上电序列期间设置的配置寄存器。它例如可以是单个位。当该位是“0”，它意味着系统应该以串行模式操作，否则该位是“1”，系统应该以并行模式操作。
在并行模式操作期间，存在作用于所有的链路和体控制器40、42、44的单个命令，并对于读或者写操作涉及单个存储体。具体实现的特定方式为：对于并行操作，接收包含命令、地址和可能的数据的命令。在实例性的实施例子中，每一个字段的位被并行接收作为全部并行输入的一部分。命令和地址位可以被馈送到单个链路和体控制器，例如，链路和体控制器40，其中发生命令和地址处理。可替代地，对于并行操作，可以提供专用命令和地址寄存器。
在串行模式操作期间，控制引脚46、48为链路和体控制器40的专用控制引脚。在有些实施中，IPC46具有选通输入流的功能，使得该引脚在通过SI的命令、地址和/或数据声明期间应该为“高”。OPC被用于启动输出缓冲器。当发出读命令之后OPC为高时，依据连接，数据被传送到指定的位置，例如另一个存储器或者控制器。另一个控制引脚类似地专用于特定的链路和体控制器。此外，在串行模式中，每一个链路和体控制器从每一个串行输入中提取它自己的命令、地址、数据信息。
在并行模式操作期间，使用IPC0和OPC0共同控制并行链路操作。更具体地，所有的链路和体控制器40、42、44以与第一链路和体控制器40的输入控制和输出控制的功能相同的方式进行操作。一般地说，所有的链路和体控制器将以与这些链路和体控制器中的特定一个的输入控制和输出控制的功能相同的方式进行操作。示出相邻的链路和体控制器对之间的互连，其中以58指示在链路和体控制器40、42之间的互连，以60指示在链路和体控制器42和随后的链路和体控制器（未示出）之间的互连，以62指示在倒数第二个链路和体控制器（未示出）与链路和体控制器44之间的互连。这些互连的目的是用来将来自第一链路和体控制器40的IPC0控制46和OPC0控制48传播到所有其他链路和体控制器42、44，使得所有的链路和体控制器在并行操作期间接收相同的并行链路控制信号。对于图4的实施例，链路和体控制器40、42和44作为双模接口电路的例子共同运行。
当选择并行操作时，为了控制具有IPC0和OPC0的所有链路，提供具有内部电路的其他链路（链路1到n）来将控制信号路径从对串行操作使用到IPCx和OPCx，x=1，…，n上的输入转换到对并行操作使用IPC0和OPC0。这种内部电路的详细例子将在下面参照图8A和图8B进行描述。在并行操作启动之后，仅有IPC0和OPC0是相关联的，其他的IPCx和OPCx不具有任何功能性，并且外部信号确立不会影响系统的任何操作。
在读操作被确立或者来自多个SIP端口的输入数据待写入时，体存取结果具有如图5所示的多个数据组合。以下将描述串行操作的例子和并行操作的多个例子。所示第一时钟80是用于串行操作。对于此时钟，频率为某数值m，并且带宽为1位*m。以82指示数据流。在一位数据宽度即串行操作的情况中，读/写下面的数据，其中数字表示位的顺序：‘7’表示MSB并且‘0’表示LSB。
D7->D6->D6->D4->D3->D2->D0->D1(SIP0和SOP0)。
所示第二时钟84用于2位并行操作，该时钟假设具有m/2的时钟频率并且带宽为2位*m/2=m，与上述串行例子相同。以86指示数据流。在两位数据宽度并行操作的情况中，读/写下面的数据：
D7->D5->D3->D1(SIP0和SOP0)。
D6->D4->D2->D0(SIP1和SOP1)。
所示第三时钟88用于4位并行操作，该时钟假设具有m/4的时钟频率并且带宽为4位*m/4=m，与上述串行例子相同。以90指示数据流。在四位数据宽度并行操作的情况中，读/写下面的数据：
D7->D3(SIP0和SOP0)
D6->D2(SIP1和SOP1)
D5->D1(SIP2和SOP2)
D4->D0(SIP3和SOP3)
对于图5的例子，已经将时钟速率选择为使得不同操作模式的数据率相同。这旨在示出为了获取要求时钟频率为m的特定带宽，通过使用单个位串行接口、时钟频率为m/2的双位并行接口或者时钟频率为m/4的四位并行接口可以实现同样的带宽。当然，如果并行接口能够以频率m操作，则双位并行接口可以具有单个位接口的带宽的两倍带宽。
图6示出以串行模式操作的多个链路的例子。在此例中，存在四个独立链路即链路0100、链路1102、链路2104、链路3106、和四个体即体0120、体1122、体2124、体3126，每一个链路具有1位数据宽度，但是更普遍地，能够使用任意数量的链路和体。与之前已经单独示出的用于输入和输出操作的电路的示意图不同，图6中的“链路”包括输入功能和输出功能。每一个链路100、102、104、106具有专用的控制引脚（IPCx、OPCx，x=0，…，3）（未示出，在图4中示出）。链路0100具有I/O SIP0、SOP0108，链路1102具有I/O SIP1、SOP1110，链路2104具有I/O SIP2、SOP2112，链路3106具有I/O SIP3、SOP3114。链路100、102、104、106通过转换器116连接到体120、122、124和126。每一链路100、102、104、106可以独立地同时存取不同的体120、122、124和126，而没有任何时间限制。路径103、105是在使用1位串行操作时说明数据流通过链路和体的数据流路径的例子。路径103表示链路0存取体2，而路径105表示链路1存取体0。一般地说，对于此例，提供从任何链路到任何体的灵活存取。仅有的限制是同一个体不能同时被多个不同的链路所存取。
图7示出以并行模式操作的图6的链路的例子。在此例中，对于写操作，存在在四个链路100、102、104、106上接收的四位并行输入以用于四个体120、122、124、126中所选择的一个。对于读操作，存在来自四个体120、122、124、126中所选择的一个的四位输出，它们是从四个链路100、102、104和106并行输出的。通过单个组的控制引脚（IPC0，OPC0）（未示出，在图4中示出）来控制。图6示出链路100、102、104、106、转换器116和体120、122、124、126，但是现在I/O对于链路0100被标记为SIP_d3，SOP_d3130、对于链路1102被标记为SIP_d2，SOP_d2132、对于链路2104被标记为SIP_d1，SOP_d1134，对于链路3106被标记为SIP_d0，SOP_d0136。物理上，对于并行和串行操作的输入引脚是相同的，但是逻辑上，输入信号是不同的。并行操作写到所选择的体或者从所选择的体进行读取。现在，存在来自共同用于写入和命令的链路100、102、104、106的4位数据宽度路径107和到共同用于读操作的链路100、102、104、106的4位数据宽度路径109。在给定并行操作期间，选择体120、122、124、126中的单独一个。对于并行操作，由于单个IPC和OPC（其他的IPC（1-n）和OPC（1-n）不使用），仅有一个体能够被存取。
可以看出，图6和图7中描述的运行模式使用不同的数据宽度。使用该方法，不同的数据宽度控制是可能的并且数据宽度尺寸的灵活性是可获得的。
现在参照图8A、8B、8C和8D来描述用于互连专用串行链路控制输入的电路的例子。这些例子特别适用于四链路操作，但也可以被推广到任何数量的链路。图8A中示出用于多路复用输入控制的电路220，图8B中示出用于多路复用输出控制的电路240，图8C中示出用于产生串行或者并行输出的电路280、以及图8D中示出用于处理串行和并行输入的电路450。
参见图8A，一般的以220指示用于输入控制的多路复用。四个专用的串行链路输入控制被指示为IPC0200、IPC1202、IPC2204和IPC3206。将这些连接到相应的缓冲器208210212和214并且随后连接到四个2输入多路复用器216、218、220和222的每一个的相应第一输入。此外，第一串行链路输入控制IPC0200被连接到四个2输入多路复用器216、218、220和222的每一个的第二输入。四个2输入多路复用器216、218、220和222由数据宽度控制信号224来控制。在此情况中，第一状态中的控制信号导致各个串行链路控制IPC0、IPC1、IPC2、IPC3中的每一个出现在多路复用器216、218、220、222的输出ipc0_i217、ipc1_i219、ipc2_i221、ipc3_i223，并且第二状态中的控制信号导致IPC0出现在所有的多路复用器的输出。
现在参见图8B，一般的以240指示出用于输出控制的多路复用。四个专用的串行链路输出控制被指示为OPC0250、OPC1252、OPC2254和OPC3256。将这些连接到相应的缓冲器258、260、262和264，并且随后连接到四个2输入多路复用器266、268、270和272的每一个的相应第一输入。此外，第一串行链路输出控制OPC0250被连接到四个2输入多路复用器266、268、270和272的每一个的第二输入。四个2输入多路复用器266、268、270和272由数据宽度控制信号224来控制。在此情况中，第一状态中的控制信号导致各个串行链路控制OPC0、OPC1、OPC2、OPC3中的每一个出现在多路复用器266、268、270、272的输出opc0_i267、opc1_i269、opc2_i271、opc3_i273，并且第二状态中的控制信号导致OPC0出现在所有的多路复用器的输出。
现在参见图8C，一般的以280示出的电路使用多路复用器将并行数据输出处理变换为串行数据处理。该例中假设有四个输出，被标记为SOP0300、SOP1302、SOP2304和SOP3306。四个体即体0420、体0422、体2424、体3426中的每一个都具有连接到数据宽度变换器285的输入的相应的8位并行输出289、291、294、295。注意到对于并行操作，8位并行输出289、291、294、295中的仅有一个在给定时间有效。示出了四个多路复用器288、290、292、294的每一个都具有第一（被标记“0”）和第二（被标记“1”）输入以及被连接以接收数据宽度控制信号224的控制输入。多路复用器288、290、292、294中的每一个产生通过相应的缓冲器300、302、304、306以在输出端产生信号的相应输出。对于每一个体420、422、424、426，存在相应的并行到串行的寄存器301、303、305、307，这些寄存器的输出被连接到转换器296。转换器296可选择地将并行到串行的寄存器301、303、305、307中的每一个的输出连接到多路复用器288、290、292、294中的第一输入的相应一个。数据宽度变换器285的四个输出连接到多路复用器288、290、292、294的第二输入。
在串行操作期间，数据宽度控制信号224选择第一输入到多路复用器288、290、292、294的每一个。对于每一串行操作，由体420、422、424、426中的一个（同时多达四个）输出的数据被移送到对应的并行到串行的寄存器301、303、305、307。在输入链路号的控制下，转换器296通过选择每一并行到串行的寄存器301、303、305、307的8位串行输出将要被路由到哪一个第一多路复用器输入来控制每一串行输出将出现在哪一个输出上。对于读操作，在与通过链路接收命令的这个链路为同一链路处产生串行输出。因此，如果命令例如在链路0被接收，则输出应该被发送到输出链路0以便防止输出级中偶发的数据争用。转换器296传递并行到串行的寄存器301、303、305、307的串行输出到所选择的第一输入。多路复用器288、290、292、294传递这些输入到所选择的输出。为了示例目的，对于从体0到链路1的串行链路输出的数据流以325示出（这对应于图6中的流105），并且对于从体2到链路0的串行链路输出的数据流以330示出（这对应于图6中的流103）。
在并行操作期间，数据宽度变换器285从体420、422、424、426中的所选择的一个接收8位，并且将其变换为具有四个位宽的输出，每个输出有两位。对于并行操作，数据宽度控制信号224选择第二输入到多路复用器288、290、292、294的每一个。数据宽度变换器285将第0位和第4位路由到第一多路复用器288的第二输入，将第1位和第5位路由到第二多路复用器290，将第2位和第6位路由到第三多路复用器292的第二输入，将第3位和第7位路由到第四多路复用器294的第二输入。多路复用器全部选择这些第二输出并且在每个输出端产生两位，并且总的并行输出信号具有4位宽。在所描述的例子中，假设所有的串行链路（该例中为4）被组合为单个并行链路。在其他实施中，串行链路的子集（例如两个）被组合为并行链路。在这种情况中，电路以2位宽进行操作。在该情况中，仅有两个输出SOP0和SOP1有效。
现在参见图8D，一般的以450指示的电路将串行数据输入处理变换为并行数据处理。该例中假设有四个输入，被标记为SIP0、SIP1、SIP2和SIP3。此外，对于此例，假设在并行操作期间位宽为4。示出四个体520、522、524、526。体520、522、524、526的每一个被连接以接收来自相应的串行到并行寄存器501、503、505、507的输入。
输入SIP0、SIP1、SIP2和SIP3的每一个均通过相应的输入信号缓冲器500、502、504、506。缓冲器500、502、504、506被连接到数据宽度变换器485。数据宽度变换器485从四个输入SIP0、SIP1、SIP2和SIP3的每一个中接收2位并且将其共同变换为8位并行输出489。所示每一个输入SIP0、SIP1、SIP2和SIP3通过转换器487还连接到串行到并行寄存器501、503、505、507的相应所选择的一个。转换器487在IPCi和体地址的控制下操作。数据宽度变换器485的8位并行输出489也连接到转换器496的8位并行输入。转换器496具有4个8位并行输出，每一个被连接到四个多路复用器540、542、544、546的相应的第一8位输入。串行到并行寄存器501、503、505、507中的每一个的输出被连接到四个多路复用器540、542、544、546的相应的第二8位输入。多路复用器以与数据宽度控制输入224的功能相同的方式操作以便传递第一输入或者第二输入，如下所述。
在串行操作期间，数据宽度控制输入224选择多路复用器540、542、544、546的每一个的第二输入，也就是来自串行到并行寄存器501、503、505、507的输入。从输入SIP0、SIP1、SIP2和SIP3的其中一个接收的串行数据通过转换器487被路由到串行到并行寄存器501、503、505、507的所选择的一个（同时多达四个），该转换器487起到与输入命令的IPC和体地址的功能相同的作用。所选择的串行到并行寄存器随后产生经由对应的多路复用器写入到对应的所选择的体的并行输出。
在并行操作期间，数据宽度控制输入224选择每一多路复用器的第一输入，8位输入（从四个输入SIP0、SIP1、SIP2和SIP3一次接收两位）作为8位489从数据宽度变换器485并行输出。转换器496选择体520、522、524、526中的一个，并且数据经由对应的多路复用器写入到所选择的体。结果使得包括在每一个输入处接收的两位的八位被写入到所选择的体。
图4到图8的实施例采用每一链路可独立转换到每一体。在一些实施例中，每一链路与特定的体具有固定的关系。例如，对于图4的实施例，每一链路和体控制器40、42、44可以被连接到存储体23、25、27中的预定的一个，并且每一存储体被连接到预定的一个输出。这意味着可以不需要链路转换器35、37。
在上述实施例中，为了简化，装置部件和电路可以按照图示那样互相连接。在本发明的实际应用中，部件和电路等可以互相直接相连。同样，如果对于设备和装置的操作有必要，部件和电路等也可以通过其他部件和电路等间接互相连接。因此，在实际配置中，电路部件和电路之间可以直接或者间接地互相耦合或者互相连接。
上述的本发明的实施例仅用于示例。对于本领域的技术人员，在不脱离所附的权利要求所唯一限定的本发明范围的情况下，可以实现特定实施例的各种替换、修改和变更。

Claims (19)

1.一种用于与存储器系统一起使用的设备，所述存储器系统具有至少两个存储体，所述设备包括：
第一转换器，用于在串行操作模式期间将多个输入中的一输入转换到所述至少两个存储体中的所选择的存储体，其中在串行操作模式期间所述输入操作为串行输入；
第二转换器，用于在并行操作模式期间将并行输入转换到所述至少两个存储体中的所选择的存储体，其中在并行操作模式期间所述多个输入构成所述并行输入。
2.根据权利要求1所述的设备，还包括：
用于所述至少两个存储体中的每一个的相应的多路复用器；
每个多路复用器具有连接到所述第一转换器的输出的第一输入、连接到所述第二转换器的输出的第二输入、以及连接到相应的存储体的输出。
3.根据权利要求2所述的设备，还包括：
用于每个多路复用器的、在所述第一转换器和该多路复用器的第一输入之间的串行到并行变换器。
4.根据权利要求3所述的设备，还包括：
数据宽度变换器，其被配置为通过在具有等于所述多个输入的输入数量的数据宽度的并行输入和具有用于体存取的数据宽度的并行输入之间进行变换来产生并行输入。
5.根据权利要求4所述的设备，其中，所述输入数量是4且所述用于体存取的数据宽度是8。
6.根据权利要求1所述的设备，还包括：
第三转换器，用于在串行操作模式期间将所选择的存储体的输出转换到多个输出中的一输出，其中在串行操作模式期间该输出操作为串行输出；
连接，用于在并行操作模式期间将所选择的存储体的输出连接到并行输出，其中在并行操作模式期间所述多个输出构成所述并行输出。
7.根据权利要求6所述的设备，还包括：
用于所述多个输出中的每一个的相应的多路复用器；
每个多路复用器具有连接到所述第三转换器的输出的第一输入、连接到所选择的存储体的输出的第二输入、以及连接到相应的输出的输出。
8.根据权利要求7所述的设备，其中，输出的数量等于存储体的数量，从而所述多路复用器包括用于每个存储体的相应的多路复用器，所述设备还包括：
用于每个多路复用器的、在相应的存储体和所述第三转换器之间的并行到串行变换器。
9.根据权利要求8所述的设备，还包括：
数据宽度变换器，其被配置为通过将来自所选择的体的输出从用于体存取的数据宽度变换为等于所述多个输出的输出数量的数据宽度来产生并行输出。
10.根据权利要求9所述的设备，其中，输入的数量是4并且用于体存取的数据宽度是8。
11.根据权利要求1所述的设备，还包括：
用于每一个输入的相应的链路和体控制器；
每一个链路和体控制器在多个输入中具有相应的输入，第一输入控制和第一输出控制在相应输入的串行操作期间使用；
每一个链路和体控制器具有用于接收所有链路和体控制器共有的数据宽度控制输入的输入；
对于至少一个链路和体控制器：
连接到另一个链路和体控制器的输入控制输入的第二输入控制输入，以及连接到所述另一个链路和体控制器的输出控制输入的第二输出控制输入；
所述至少一个链路和体控制器被配置为在串行操作模式期间基于第一输入控制和第一输出控制上的控制信号来操作，并且在并行操作模式期间基于第二输入控制和第二输出控制上的控制信号来操作。
12.根据权利要求11所述的方法，还包括：
在相应的链路和体控制器处对于每个输入接收所有链路和体控制器共有的数据宽度控制输入；
对于至少一个链路和体控制器：
在串行操作模式期间，基于至少一个链路和体控制器的第一输入控制和第一输出控制上的控制信号来操作相应的至少一个链路和体控制器；以及
在并行操作模式期间，基于连接到另一链路和体控制器的输入控制输入的相应链路和体控制器的第二输入控制和连接到另一链路和体控制器的输出控制输入的相应链路和体控制器的第二输出控制输入上的控制信号来操作至少一个链路和体控制器。
13.根据权利要求1所述的设备，其与所述至少两个存储体组合。
14.一种方法，包括：
在串行操作模式期间将多个输入中的一输入转换到至少两个存储体中的所选择的存储体，其中在串行操作模式期间所述输入操作为串行输入；
在并行操作模式期间将并行输入转换到所述至少两个存储体中的所选择的存储体；
其中，在并行操作模式期间使用所述多个输入来形成所述并行输入。
15.根据权利要求14所述的方法，还包括：
在串行操作模式期间，将所述输入变换为并行格式。
16.根据权利要求15所述的方法，还包括：
在并行操作模式期间，在具有等于所述多个输入的输入数量的数据宽度的并行输入和具有用于体存取的数据宽度的并行输入之间进行变换。
17.根据权利要求14所述的方法，还包括：
在串行操作模式期间将所选择的存储体的输出转换到多个输出中的一输出，其中在串行操作模式期间该输出操作为串行输出；
在并行操作模式期间将所选择的存储体的输出连接到并行输出；
其中，在并行操作模式期间使用所述多个输出来形成所述并行输出。
18.根据权利要求17所述的方法，其中，
输出的数量等于存储体的数量，以及
在串行操作模式期间将所选择的存储体的输出转换到多个输出中的一输出还包括将所选择的存储器的输出从并行格式转换为串行格式。
19.根据权利要求18所述的方法，还包括：
在并行操作模式期间通过将来自所选择的体的输出从用于体存取的数据宽度变换为等于所述多个输出的输出数量的数据宽度来产生并行输出。
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