CN111740743A

CN111740743A - 一种支持串行和并行模式的低开销ad控制器电路

Info

Publication number: CN111740743A
Application number: CN202010555072.8A
Authority: CN
Inventors: 罗敏涛; 张春妹; 赵翠华; 田超; 张嘉骏
Original assignee: Xian Microelectronics Technology Institute
Current assignee: Xian Microelectronics Technology Institute
Priority date: 2020-06-17
Filing date: 2020-06-17
Publication date: 2020-10-02
Anticipated expiration: 2040-06-17
Also published as: CN111740743B

Abstract

本发明公开了一种支持串行和并行模式的低开销AD控制器电路，AD控制器连接3个AD转换器，AD控制器内部包括1个串行控制器、3个并行子控制器、1套全局寄存器、3套子控制器寄存器、1个FIFO控制模块、1个MUX单元和1个片内访问接口；AD控制器通过片内访问接口接收SoC片内主控处理器的访问请求，实现全局寄存器以及子控制器的配置，实现AD控制器对AD转换器的控制，并将转换的数字结果存储到FIFO控制模块内，转换结束后SoC片内主控单元判断全局寄存器中的转换完成状态位置位或根据接收中断输出信号从FIFO中读取转换结果。本发明设计结构清晰、控制逻辑简单，且具有较高的可移植性和可复用性，可应用于不同架构的多种芯片中。

Description

一种支持串行和并行模式的低开销AD控制器电路

技术领域

本发明属于集成电路技术领域，具体涉及一种支持串行和并行模式的低开销AD控制器电路。

背景技术

AD模块将输入的模拟信号转换成数字结果，并将数字结果输出给片内总线或系统访问模块，是很多兼容模数转换功能的SoC/MCU芯片的关键模块。当前技术背景下，芯片中的AD模块一般可分为AD控制器和AD转换器两部分，AD转换器由于包含高精度模拟电路，一般选用定制的IP，采用标准的接口，从流片商或模拟IP商处获得；AD控制器是纯数字的逻辑电路，负责基于AD转换器的接口时序完成对其的控制，并将AD转换的数字结果输出给上级访问模块，在SoC设计过程中需要根据AD转换器的接口和使用要求由芯片前端设计工程师完成AD控制器设计。通常情况下，一个AD转换器IP包含一个转换内核、多个模拟通道输入以及其他接口控制和数据信号，通过接口控制信号来选通一个模拟通道输入进行转换，转换结束后将转换数据结果和转换结束脉冲输出。如图1所示为一个sar型AD转换器典型结构图。CH1～CHN连接芯片外模拟转换输入，VDD/VSS为电源地，VREFP/VREFN连接芯片外参考电压，剩余信号为数字信号，连接AD控制器，CLK为AD转换器工作时钟，RST为复位，START为开始转换控制信号，END为转换结束标志信号，B[11:0]为AD转换结果。

在大规模芯片SoC/MCU内部，集成多路AD已成为系统设计的普遍需求。不同的应用场景对AD有不同的使用需求，并行使用多个通道同时转换或串行使用多个通道依次转换作为两种常用的使用方式。并行控制的优势在于转换速度高，各个AD转换器的控制相互独立，但是缺点是面积开销大，通常需要集成多个AD转换器，对应多个AD控制器和转换结果数据存储区和配置寄存器区；串行控制的优势在于只需要少数AD转换器就能实现多个通道的转换控制，且只需要一个总存储区，但是缺点在于转换效率低，同一时刻只能有一个通道在进行转换。针对这种情况，设计一款同时支持串行模式和并行模式并兼顾资源开销和可靠性的AD控制器变得十分重要。

传统的AD控制设计方案通常有三种，第一种是只支持串行模式转换，第二种是只支持并行模式转换，这两种方案无法满足系统基于多种模式的控制需求。第三种方案实现串行和并行两种模式转换，但是已有的设计方案中，都是基于串行模式和并行模式分别对应独立的控制器、寄存器以及存储区实现，虽然满足功能需求但是控制资源和存储资源开销较大，对于芯片面积要求日益严格的SoC/MCU的版图面积造成不小的消耗。

发明内容

本发明所要解决的技术问题在于针对上述现有技术中的不足，提供一种支持串行和并行模式的低开销AD控制器电路，对串行模式和并行模式下的配置寄存器区和数据存储区进行复用，实现对AD转换器的高效、可靠控制和低资源开销，适用与民用和军用领域。

本发明采用以下技术方案：

一种支持串行和并行模式的低开销AD控制器电路，包括AD控制器，AD控制器连接3个AD转换器，AD控制器内部包括1个串行控制器、3个并行子控制器、1套全局寄存器、3套子控制器寄存器、1个FIFO控制模块、1个MUX单元和1个片内访问接口；AD控制器通过片内访问接口接收SoC片内主控处理器的访问请求，实现全局寄存器以及子控制器的配置，实现AD控制器对AD转换器的控制，并将转换的数字结果存储到FIFO控制模块内，转换结束后SoC片内主控处理器判断全局寄存器中的转换完成状态位置位或根据接收中断输出信号从FIFO中读取转换结果。

具体的，AD控制器收到硬件触发输入信号trig1，trg2和trg3，当SMODE＝1时，trig1输入到串行控制器，当SMODE＝0时，trig1输入到第一并行子控制器；中断输出信号包括3个，当SMODE＝1时，串行控制器驱动中断1信号，SMODE＝0时第一并行子控制器驱动中断1信号。

具体的，串行控制模式下，控制流程如下：

1)SoC片内处理器配置AD控制器的全局寄存器的控制模式寄存器为串行控制模式，SMODE输出为1，MUX单元的SEL选择端切换成串行连接方式，将第一AD转换器、第二AD转换器以及第三AD转换器的3套控制信号连接到串行控制器；串行控制器、第一并行子控制器、第二并行子控制器、第三并行子控制器在SMODE为1的情况下只有串行控制器使能启动工作，FIFO控制模块在SMODE为1时将转换结果存入第一FIFO中；

2)配置全局寄存器中的中断使能寄存器，确定AD控制器工作方式为中断模式或查询模式；

3)配置第一子控制器寄存器，配置3个AD转换器的转换通道使能、转换模式、转换次数、转换序列、启动触发方式以及转换分辨率信息；

4)根据触发方式配置，配置第一子控制器寄存器的软件启动控制位或硬件触发trig1引脚方式，开始AD转换；

5)转换过程中，全局寄存器中的相应的状态寄存器根据转换完成情况实时置位，中断使能的情况下会同时发出中断请求信号；在中断模式下，SoC片内控制单元基于接收到的中断从第一FIFO中读取转换结果；在查询模式下，SoC片内控制单元查询到状态寄存器相应状态位置位后从第一FIFO中读取转换结果。

进一步的，AD转换开始后串行控制器控制3个AD转换器的通道1～3N实现串行依次转换。

进一步的，转换过程中，串行模式下只有1套中断状态位和一个中断请求输出。

具体的，并行控制模式下，控制流程如下：

1)SoC片内处理器配置AD控制器的全局寄存器的控制模式寄存器为并行控制模式，SMODE输出为0，MUX单元的SEL选择端此时切换成并行连接方式，第一AD转换器、第二AD转换器和第三AD转换器的控制信号分别连接到第一并行子控制器、第二并行子控制器和第三并行子控制器；在SMODE为0的情况下，串行控制器不使能，第一并行子控制器、第二并行子控制器和第三并行子控制器使能启动工作；SMODE为0时，FIFO控制模块将第一FIFO、第二FIFO和第三FIFO分别连接到第一并行子控制器、第二并行子控制器和第三并行子控制器，将对应的第一AD转换器、第二AD转换器以及第三AD转换器的转换结果存入3个独立的存储区；

3)根据使用需求、配置第一子控制器寄存器、第二子控制器寄存器或第三子控制器寄存器，独立配置第一AD转换器、第二AD转换器以及第三AD转换器的转换通道使能、转换模式、转换次数、转换序列、启动触发方式以及转换分辨率信息；

4)根据触发方式配置，配置对应子控制器寄存器的软件启动控制位)或硬件触发3个子控制器对应的trig1、trig2或trig3引脚，独立控制第一AD转换器、第二AD转换器以及第三AD转换器工作；

5)转换过程中，全局寄存器中的相应的状态寄存器根据转换完成情况实时置位，中断使能的情况下会同时发出中断请求信号；在中断模式下，SoC片内控制单元基于接收到的对应的中断从第一FIFO、第二FIFO或第三FIFO中读取转换结果；在查询模式下，SoC片内控制单元查询到状态寄存器相应状态位置位后从第一FIFO、第二FIFO或第三FIFO中读取转换结果。

进一步的，当SMODE＝0时，转换开始，第一并行子控制器控制1～N通道的AD转换，第二并行子控制器控制N+1～2N通道的AD转换，第三并行子控制器控制2N+1～3N通道的AD转换；当SMODE＝1时，转换开始后，串行控制器控制1～3N通道的AD转换。

进一步的，转换过程中，并行模式下会有3套独立的状态位和3个独立的中断输出。

具体的，串行模式和并行模式复用第一子控制器寄存器和第一FIFO存储空间。

与现有技术相比，本发明至少具有以下有益效果：

本发明一种支持串行和并行模式的低开销AD控制器电路，同时支持串行和并行模式的控制方式，可软件实现两种方式的灵活切换控制，满足SoC/MCU对多种场景的应用需求；串行工作模式的配置寄存器区、数据存储区、中断信号以及硬件触发引脚与并行模式采用复用原则，减少了存储器、寄存器以及IO引脚的数量，降低了SoC/MCU的实现成本和开销。

进一步的，串行控制模式下，通过配置全局寄存器和第一子控制器寄存器，实现三个第三AD转换器N个通道模拟输入转换控制，转换结果存储到第一FIFO中，满足用户的串行转换应用需求，配置寄存器、存储区、硬件触发引脚以及中断输出线与并行模式下复用，节省资源开销。

进一步的，并行控制模式下，通过配置全局寄存器和第一子控制器、第二子控制器和第三子控制器的寄存器，分别由3个子控制器实现1～N、N+1～2N、2N+1～3N通道的模拟输入转换控制，转换结果分别存储到第一FIFO、第二FIFO和第三FIFO中，满足用户的串行转换应用需求，配置寄存器、存储区、硬件触发引脚以及中断输出线与串行模式下复用，节省资源开销。

进一步的，设置内部全局寄存器，控制MUX单元的SEL选择端，实现串行控制和并行控制两种模式的快速和方便切换。软件应用简单，只需要控制全局寄存器即可灵活实现两种应用方式控制。

综上所述，本发明设计结构清晰、控制逻辑简单，且具有较高的可移植性和可复用性，可应用于不同架构的多种芯片中。

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

附图说明

图1为典型AD转换器示意图；

图2为本发明AD控制器结构。

具体实施方式

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

请参阅图2，本发明一种支持串行和并行模式的低开销AD控制器电路，包括AD控制器，AD控制器连接3个AD转换器，每个AD转换器内部包括一个模拟转换内核和N个转换通道输入；AD控制器内部包括1个串行控制器、3个并行子控制器、1套全局寄存器、3套子控制器寄存器、1个FIFO控制模块、1个MUX单元以及1个片内访问接口。

AD控制器通过片内访问接口接收SoC片内主控处理器的访问请求，实现全局寄存器以及子控制器的配置，实现AD控制器对AD转换器的控制，并将转换的数字结果存储到FIFO控制模块内，转换结束后SoC片内主控单元判断全局寄存器中的转换完成状态位置位或根据接收中断输出信号从FIFO中读取转换结果。

AD转换器内部模拟转换内核用于将模拟输入信号转换成数字结果；

N个转换通道输入用于接收片外N个模拟通道输入并经过AD转换器内的MUX选择给模拟转换内核；

全局寄存器内包括控制模式寄存器、中断使能寄存器以及状态寄存器。

控制模式寄存器用于选择AD控制器工作模式为串行模式或并行模式；

中断使能寄存器用于配置串行或并行模式下的中断使能功能；

状态寄存器用于存储串行控制器和第一并行子控制器、2和3在转换过程中产生的完成状态等信息。

第一子控制器寄存器、第二子控制器寄存器和第三子控制器寄存器均包括转换通道使能、转换模式选择(单次或连续)、转换次数、转换序列、启动触发方式(软件触发或硬件触发)、转换分辨率选择以及软件启动控制位等信息。

trig1，trg2和trg3为硬件触发输入信号，当SMODE＝1时，trig1输入到串行控制器，当SMODE＝0时，trig1输入到第一并行子控制器。

中断输出信号包括3个，SMODE＝1时，串行控制器驱动中断1信号，SMODE＝0时第一并行子控制器驱动中断1信号。

串行控制模式下，控制流程如下：

1)SoC片内处理器配置AD控制器的全局寄存器的控制模式寄存器为串行控制模式，图中SMODE输出为1，MUX单元的SEL选择端此时切换成串行连接方式，将第一AD转换器、第二AD转换器以及第三AD转换器的3套控制信号连接到串行控制器。串行控制器、第一并行子控制器、第二并行子控制器、第三并行子控制器在SMODE为1的情况下只有串行控制器使能可启动工作，FIFO控制模块在SMODE为1时将转换结果存入第一FIFO中；

3)配置第一子控制器寄存器，配置3个AD转换器的转换通道使能、转换模式、转换次数、转换序列、启动触发方式以及转换分辨率等信息；

4)根据触发方式配置，采用软件触发(配置第一子控制器寄存器的软件启动控制位)或硬件触发(硬件触发trig1引脚)方式，开始AD转换。转换开始后串行控制器可控制3个AD转换器共3N个通道实现串行依次转换；

5)转换过程中，全局寄存器中的相应的状态寄存器根据转换完成情况实时置位(串行模式下只有1套中断状态位)，中断使能的情况下会同时发出中断请求信号(串行模式下只有一个中断请求位)。在中断模式下，SoC片内控制单元基于接收到的中断从第一FIFO中读取转换结果。在查询模式下，SoC片内控制单元查询到状态寄存器相应状态位置位后从第一FIFO中读取转换结果。

并行控制模式下，控制流程如下：

1)SoC片内处理器配置AD控制器的全局寄存器的控制模式寄存器为并行控制模式，图中SMODE输出为0，MUX单元的SEL选择端此时切换成并行连接方式，将第一AD转换器、第二AD转换器以及第三AD转换器的3套控制信号分别连接到第一并行子控制器、第二并行子控制器以及第三并行子控制器。在SMODE为0的情况下，串行控制器不使能，第一子控制器/2/3使能可启动工作。SMODE为0时，FIFO控制模块将第一FIFO、第二FIFO和第三FIFO分别连接到第一并行子控制器、第二并行子控制器和第三并行子控制器，将对应的3个AD转换器的转换结果存入3个独立的存储区；

3)根据使用需求、配置第一子控制器寄存器、第二子控制器寄存器或第三子控制器寄存器，独立配置3个AD转换器的转换通道使能、转换模式、转换次数、转换序列、启动触发方式以及转换分辨率等信息；

4)根据触发方式配置，采用软件触发(配置对应子控制器寄存器的软件启动控制位)或硬件触发(硬件触发3个子控制器对应的trig1、trig2或trig3引脚)方式，独立的控制三个AD转换器的工作。

转换开始后，第一并行子控制器控制1-N通道的AD转换，第二并行子控制器控制N+1-N通道的AD转换，第三并行子控制器控制2N+1-3N通道的AD转换，三个子控制器可以并行的独立工作；

5)转换过程中，全局寄存器中的相应的状态寄存器根据转换完成情况实时置位(并行模式下会有3套独立的状态位)，中断使能的情况下会同时发出中断请求信号(并行模式下具有3个独立的中断输出)。在中断模式下，SoC片内控制单元基于接收到的对应的中断从第一FIFO、第二FIFO或第三FIFO中读取转换结果。在查询模式下，SoC片内控制单元查询到状态寄存器相应状态位置位后从第一FIFO、第二FIFO或第三FIFO中读取转换结果。

基于上述结构和控制流程，AD控制实现串行模式和并行模式的兼容，在此前提下，串行模式的配置寄存器区、数据存储区、中断信号以及硬件触发引脚与并行模式采用复用原则，实现了存储器、寄存器以及IO引脚的低开销，降低了SoC/MCU的实现成本和开销。

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中的描述和所示的本发明实施例的组件可以通过各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明支持串行和并行模式的低开销AD控制器电路已经成功应用于SoC芯片上，兼容AD转换串行和并行的两种控制模式，在此前提下实现了存储器资源、寄存器资源和IO引脚的低开销设计。

本发明已经成功应用于两款SoC芯片中，基于本发明的思路，SoC1芯片集成3个AD转换器共支持24通道输入控制，SoC2芯片集成4个AD转换器共支持64通道输入控制，两款SoC芯片已流片成功，ATE机台测试、板级应用验证均功能正常。

综上所述，本发明提出的一种支持串行和并行模式的低开销AD控制器电路，设计结构清晰、控制逻辑简单，且具有较高的可移植性和可复用性，可应用于不同架构的多种芯片中。

以上内容仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明权利要求书的保护范围之内。

Claims

1.一种支持串行和并行模式的低开销AD控制器电路，其特征在于，包括AD控制器，AD控制器连接3个AD转换器，AD控制器通过片内访问接口接收SoC片内主控处理器的访问请求，实现全局寄存器以及子控制器的配置，实现AD控制器对AD转换器的控制，并将转换的数字结果存储到FIFO控制模块内，转换结束后SoC片内主控处理器判断全局寄存器中的转换完成状态位置位或根据接收中断输出信号从FIFO中读取转换结果。

2.根据权利要求1所述的支持串行和并行模式的低开销AD控制器电路，其特征在于，AD控制器收到硬件触发输入信号trig1，trg2和trg3，当SMODE＝1时，trig1输入到串行控制器，当SMODE＝0时，trig1输入到第一并行子控制器；中断输出信号包括3个，当SMODE＝1时，串行控制器驱动中断1信号，SMODE＝0时第一并行子控制器驱动中断1信号。

3.根据权利要求1或2所述的支持串行和并行模式的低开销AD控制器电路，其特征在于，串行控制模式下，控制流程如下：

1)SoC片内处理器配置AD控制器的全局寄存器的控制模式寄存器为串行控制模式，SMODE输出为1，MUX单元的SEL选择端切换成串行连接方式，将第一AD转换器、第二AD转换器以及第三AD转换器的三套控制信号连接到串行控制器；串行控制器、第一并行子控制器、第二并行子控制器、第三并行子控制器在SMODE为1的情况下只有串行控制器使能启动工作，FIFO控制模块在SMODE为1时将转换结果存入第一FIFO中；

4.根据权利要求3所述的支持串行和并行模式的低开销AD控制器电路，其特征在于，AD转换开始后串行控制器控制3个AD转换器的通道1～3N实现串行依次转换。

5.根据权利要求3所述的支持串行和并行模式的低开销AD控制器电路，其特征在于，转换过程中，串行模式下只有1套中断状态位和一个中断请求输出。

6.根据权利要求1或2所述的支持串行和并行模式的低开销AD控制器电路，其特征在于，并行控制模式下，控制流程如下：

1)SoC片内处理器配置AD控制器的全局寄存器的控制模式寄存器为并行控制模式，SMODE输出为0，MUX单元的SEL选择端此时切换成并行连接方式，第一AD转换器、第二AD转换器和第三AD转换器的控制信号分别连接到第一并行子控制器、第二并行子控制器和第三并行子控制器；在SMODE为0的情况下，串行控制器不使能，第一并行子控制器、第二并行子控制器和第三并行子控制器使能启动工作；SMODE为0时，FIFO控制模块将第一FIFO、第二FIFO和第三FIFO分别连接到第一并行子控制器、第二并行子控制器和第三并行子控制器，将对应的第一AD转换器、第二AD转换器以及第三AD转换器的转换结果存入三个独立的存储区；

7.根据权利要求6所述的支持串行和并行模式的低开销AD控制器电路，其特征在于，当SMODE＝0时，转换开始，第一并行子控制器控制1～N通道的AD转换，第二并行子控制器控制N+1～2N通道的AD转换，第三并行子控制器控制2N+1～3N通道的AD转换；当SMODE＝1时，转换开始后，串行控制器控制1～3N通道的AD转换。

8.根据权利要求6所述的支持串行和并行模式的低开销AD控制器电路，其特征在于，转换过程中，并行模式下会有3套独立的状态位和3个独立的中断输出。

9.根据权利要求1所述的支持串行和并行模式的低开销AD控制器电路，其特征在于，串行模式和并行模式复用第一子控制器寄存器和第一FIFO存储空间。