CN103426810A - 后段制程中双重图形化方法 - Google Patents
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Abstract
本发明提供一种后段制程中双重图形化方法,包括:在半导体衬底上依次形成介质层和硬掩膜层;形成第一图案化的光刻胶,第一图案化的光刻胶所曝光的图案包括若干规则排列的转角图案;刻蚀所述硬掩膜层以形成第一沟槽;形成第二图案化的光刻胶,第二图案化的光刻胶所曝光的图案包括若干规则排列的直线图案;刻蚀所述硬掩膜层以形成第二沟槽;以所述硬掩膜层为掩膜,刻蚀所述介质层,形成互连金属线沟槽;在所述互连金属线沟槽中填充形成互连金属线。本发明后段制程中双重图形化方法更易于进行对准误差尺寸,从而能够在具有转角图案的后段工艺制程中提高了对准精度。
Description
技术领域
本发明涉及集成电路制造领域,尤其涉及一种后段制程中双重图形化方法。
背景技术
随着半导体器件的集成度越来越高,半导体器件的体积和关键尺寸(CriticalDimension)的不断缩小,关键尺寸逐渐接近甚至超过了光学光刻的物理极限,集成电路产业尤其是光刻技术面临了更加严峻的挑战。业界一直致力于延长化学光刻平台的寿命,多种分辨率增强技术和光学临近修正技术已经得到了业界的广泛应用。
双重图形化(Double Patterning)、双重曝光(Double Exposure)、高折射率浸没式以及超紫外线光刻技术(EUV)等光刻分辨率增强技术在实现32nm以下技术节点被寄予了厚望。由于光刻机软硬件技术的进步使集成电路技术领域又向前迈进了一步,双重图形化技术和双重曝光技术的重要程度与日俱增,已经成为目前业界32nm以下的主流解决方案。
双重图形化技术的出发点是将超过光刻机极限分辨率的设计图形分拆成光刻机能够达到的分辨率的两层图形,并相应的生产两块光刻板(掩膜版),然后通过光刻-刻蚀-光刻-刻蚀的双重图形化工艺,形成最终图形。
在双重图案化技术中,自对准双重图案化技术(Self Alignment DoublePatterning)是采用自对准的方式,具体地说,自对准双重图案技术是通过在形成互连金属线之前先形成侧墙,利用侧墙定义互连金属线,因此只需一次曝光步骤即可定义芯片阵列(Cell Array)中的直线型走向的字线(World Line),并能够提高光刻分辨率,从而在集成电路制造技术的一些成为主流技术。
然而,在半导体后段制程工艺(BEOL,Back End of Line)中,形成的互连金属线具有大量的转角图案,例如90度转角,使自对准双重图案化技术难以应用于后段制程工艺中。在半导体后段制程工艺形成双重图形化的方法面临极大的技术挑战。
发明内容
本发明的目的是提供一种后段制程工艺中,能够形成具有转角图案的双重图形化方法。
为解决上述问题,本发明一种后段制程中双重图形化方法,包括以下步骤:
提供半导体衬底,在所述半导体衬底上依次形成介质层和硬掩膜层;
在所述硬掩膜层上形成第一图案化的光刻胶,所述第一图案化的光刻胶所曝光的图案包括若干规则排列的转角图案;
以所述第一图案化的光刻胶为掩膜,刻蚀所述硬掩膜层,直至暴露所述介质层,去除所述第一图案化的光刻胶以形成第一沟槽;
在所述硬掩膜层及所述暴露的介质层上形成第二图案化的光刻胶,所述第二图案化的光刻胶所曝光的图案包括若干规则排列的直线图案;
以所述第二图案化的光刻胶为掩膜,刻蚀所述硬掩膜层,直至暴露所述介质层,去除所述第二图案化的光刻胶以形成第二沟槽;
以所述硬掩膜层为掩膜,刻蚀所述介质层,形成互连金属线沟槽;以及
在所述互连金属线沟槽中填充形成互连金属线。
进一步的,所述第一图案化的光刻胶暴露的图案包括若干规则排列的由第一方向直线图案、第二方向直线图案以及由第一方向直线图案与第二方向直线图案连接形成的转角图案形成的图案。
进一步的,所述第一图案化的光刻胶暴露的图案包括若干规则排列的”Z”字形图案,所述第二图案化的光刻胶暴露的图案包括若干直线图案,所述直线图案的两端分别与所述”Z”字形图案的端部位置对应相接。
进一步的,所述介质层为低介电常数材料层。
进一步的,所述介质层的材质为有机聚合物、超小型泡沫塑料、包含有机聚合物的硅基绝缘体、掺杂碳的硅氧化物及掺杂氯的硅氧化物中的一种或其组合。
进一步的,所述硬掩膜层为金属硬掩膜层。
进一步的,所述硬掩膜层的材质为氮化钛及氮化钽中的一种或其组合。
进一步的,所述硬掩膜层的厚度为150埃~400埃。
进一步的,在所述互连金属线沟槽中填充形成互连金属线的步骤包括:覆盖互连金属线薄膜,所述互连金属线薄膜填充所述互连金属线沟槽;及进行化学机械研磨工艺,去除位于所述互连金属线沟槽以外的互连金属线薄膜和硬掩膜层,以所述互连金属线沟槽中填充形成互连金属线。
进一步的,所述第一图案化的光刻胶和第二图案化的光刻胶的材质为氟化氪或氟化氩。
相比于现有技术,本发明的后段制程中双重图形化方法通过在硬掩膜层上形成第一图案化的光刻胶并进行刻蚀,所述第一图案化的光刻胶所曝光的图案包括转角图案,然后去除第一图案化的光刻胶后形成第二图案化的光刻胶并进行刻蚀,第二图案化的光刻胶所曝光的图案仅包括直线图案,第一图案化的光刻胶包括了后段制程工艺中所有转角图案,使第二图案化的光刻胶不包含转角图案(仅包括直线图案),直线图案仅具有两个端点,第二图案化的光刻胶与第一图案化的光刻胶进行对准连接时,可以控制在该直线图案的宽度尺寸范围之内,更易于进行对准误差尺寸,从而能够在具有转角图案的后段工艺制程中提高了对准精度。
进一步的,所述硬掩膜层选择使用金属硬掩膜层,不仅在形成第一沟槽和第二沟槽的过程中形成与介质层更好地刻蚀选择比,降低对介质层的刻蚀损伤,同时在所述金属硬掩膜层可以在填充形成互连金属线的过程中,利用化学机械研磨工艺去除,避免使用刻蚀工艺,进而能够更好地保护其下方的介质层,保护介质层的介电能力,提高器件的性能。
附图说明
图1为本发明一实施例中后段制程中双重图形化方法的流程示意图。
图2a~图2g为本发明一实施例中后段制程工艺双重图形化过程中剖面结构示意图。
图3a~图3d为本发明一实施例中后段制程工艺双重图形化过程中俯视结构示意图。
具体实施方式
为使本发明的内容更加清楚易懂,以下结合说明书附图,对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例,本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
其次,本发明利用示意图进行了详细的表述,在详述本发明实例时,为了便于说明,示意图不依照一般比例局部放大,不应以此作为对本发明的限定。
图1为本发明一实施例中后段制程中双重图形化方法的流程示意图。如图1所示,本发明提供一种后段制程中双重图形化方法,包括以下步骤:
步骤S01:提供半导体衬底,在所述半导体衬底上依次形成介质层和硬掩膜层;
步骤S02:在所述硬掩膜层上形成第一图案化的光刻胶,所述第一图案化的光刻胶所曝光的图案包括若干规则排列的转角图案;
步骤S03:以所述第一图案化的光刻胶为掩膜,刻蚀所述硬掩膜层,直至暴露所述介质层,去除所述第一图案化的光刻胶以形成第一沟槽;
步骤S04:在所述硬掩膜层及所述暴露的介质层上形成第二图案化的光刻胶,所述第二图案化的光刻胶所曝光的图案包括若干规则排列的直线图案;
步骤S05:以所述第二图案化的光刻胶为掩膜,刻蚀所述硬掩膜层,直至暴露所述介质层,去除所述第二图案化的光刻胶以形成第二沟槽;
步骤S06:以所述硬掩膜层为掩膜,刻蚀所述介质层,形成互连金属线沟槽;
步骤S07:在所述互连金属线沟槽中填充形成互连金属线。
图2a~图2g为本发明一实施例中后段制程工艺双重图形化过程中剖面结构示意图,图3a~图3d为本发明一实施例中后段制程工艺双重图形化过程中俯视结构示意图,以下结合图2a~图2g及图3a~图3d详细说明本发明一实施例中后段制程中双重图形化方法的具体过程。
如图2a所示,在步骤S01中,提供半导体衬底100,在所述半导体衬底100上依次形成介质层104和硬掩膜层106;
所述介质层104为低介电常数材料层,低介电常数材料层具有更好的介电能力,更适用于作用互连金属层的介电材质。所述介质层104的材质可以为多孔硅、有机聚合物、超小型泡沫塑料、包含有机聚合物的硅基绝缘体、掺杂碳的硅氧化物及掺杂氯的硅氧化物等,其他介电常数低于二氧化硅的材质也在本发明思想范围之内。所述硬掩膜层106为金属硬掩膜层(Metal Hard Mask),所述金属硬掩膜层的材质可以选择氮化钛及氮化钽中的一种或其组合。所述硬掩膜层106的厚度为150埃~400埃。所述金属硬掩膜层可以采用化学机械研磨方法去除,可以在后续形成互连金属线沟槽之后,有效避免因刻蚀去除所述硬掩膜层106引起对介质层104的刻蚀损伤,维持介质层104的介电常数,提高半导体器件的性能。
此外,在所述半导体衬底100和所述介质层104之间还形成有刻蚀停止层102,所述刻蚀停止层102的材质可以为氧化硅或氮氧化硅,所述刻蚀停止层102在后续刻蚀形成互连金属线沟槽的过程中起到刻蚀停止的作用。
接着,如图2b所示,在步骤S02中,在所述硬掩膜层106上形成第一图案化的光刻胶108;其形成过程包括:首先在硬掩膜层106上涂覆第一光刻胶层(图中未标示),利用第一曝光掩膜板对所述第一光刻胶层进行曝光,其后通过显影、热烘等工艺图案化所述第一光刻胶层,以形成第一图案化的光刻胶108。如图3a所示,所述第一图案化的光刻胶108所曝光的图案包括若干规则排列的转角图案,所述第一图案化的光刻胶108的材质可以为氟化氪(KrF)或氟化氩(ArF)。
如图2c所示,在步骤S03中,以所述第一图案化的光刻胶108为掩膜,刻蚀所述硬掩膜层106,直至暴露所述介质层104,然后去除所述第一图案化的光刻胶108以形成第一沟槽200。
如图2d所示,在步骤S04中,在所述硬掩膜层106及所述暴露的介质层104上形成第二图案化的光刻胶110,其形成过程包括,首先在所述硬掩膜层106上涂覆第二光刻胶层(图中为标示),并利用第二曝光掩膜板对所述第二光刻胶层进行曝光,其后通过显影、热烘等工艺图案化所述第二光刻胶层,以形成第二图案化的光刻胶110,所述第二图案化的光刻胶所曝光的图案包括若干规则排列的直线图案,所述第二图案化的光刻胶110的材质可以为氟化氪(KrF)或氟化氩(ArF)。
在本实施例中,所述第一图案化的光刻胶108所曝光的图案或所述第二图案化的光刻胶110所曝光的图案包括转角图案,图案组合例如为所述第一图案化的光刻胶108所曝光的图案包括转角图案,所述第二图案化的光刻胶110所曝光的图案不包括转角图案,仅若干规则排列的直线图案。第一图案化的光刻胶108包括了后段制程工艺中所有转角图案,并使第二图案化的光刻胶110不包含转角图案(仅包括直线图案),直线图案仅具有两个端点,第二图案化的光刻胶110与第一图案化的光刻胶108进行对准连接时,误差尺寸可以控制在该直线图案的宽度尺寸范围之内,从而能够在具有转角图案的后段工艺制程中提高对准精度。
详细的,所述第一图案化的光刻胶108暴露的图案可以包括第一方向直线图案、第二方向直线图案以及由第一方向直线图案与第二方向直线图案连接形成的转角图案,所述第二图案化的光刻胶110所曝光的图案包括若干规则排列的直线图案。
在本发明一较佳的实施例中,图3a~图3d为本发明一实施例中后段制程工艺双重图形化过程中俯视结构示意图。如图3a所示,所述第一图案化的光刻胶108暴露的图案包括若干规则排列的”Z”字形图案300,如图3b所示,所述第二图案化的光刻胶110暴露的图案包括若干直线图案302,所述第二图案化的光刻胶110的直线图案302的两端分别与所述第一图案化的光刻胶108的”Z”字形图案300的端部位置对应相接,使在步骤S05之后所述第一沟槽和第二沟槽形成的俯视结构与后续形成的互连金属线排布的俯视结构相同,例如呈“方波信号型”结构。当然,本发明并不限于上述”Z”字形图案300和直线图案302的组合,其他通过第一图案化的光刻胶108所曝光的图案或所述第二图案化的光刻胶110所曝光的图案相组合,以形成具有转角图案的互连金属线的图形及方法均在本发明的思想范围之内。
如图2e所示,在步骤S05中,以所述第二图案化的光刻胶110为掩膜,刻蚀所述硬掩膜层106,直至暴露所述介质层104,再去除所述第二图案化的光刻胶110以形成第二沟槽202;在一较佳的实施例中,刻蚀后所述第一沟槽200与所述第二沟槽202组成如图3c所示的俯视结构,在后续步骤中将所述第一沟槽200与所述第二沟槽202的结构传递至介质层104中,以形成互连金属线沟槽。
如图2f所示,在步骤S06中,以所述硬掩膜层106为掩膜,刻蚀所述介质层104以及刻蚀停止层102,直至暴露所述半导体衬底100形成互连金属线沟槽204。
如图2g所示,在步骤S07中,在所述互连金属线沟槽204中填充形成互连金属线112,在所述互连金属线沟槽204中填充形成互连金属线112的步骤包括:覆盖互连金属线薄膜(图中未标示),所述互连金属线薄膜填充所述互连金属线沟槽204;接着,进行化学机械研磨工艺,去除位于所述互连金属线沟槽204以外的互连金属线薄膜和硬掩膜层106,以所述互连金属线沟槽204中填充形成的互连金属线112,所述互连金属线112的俯视结构如图3d所示。所述金属互连线的材质为铜。
相比于现有技术,本发明后段制程中双重图形化方法通过在所述硬掩膜层上形成第一图案化的光刻胶并进行刻蚀,所述第一图案化的光刻胶所曝光的图案包括转角图案;去除第一图案化的光刻胶后形成第二图案化的光刻胶并进行刻蚀,第二图案化的光刻胶所曝光的图案仅包括直线图案,第一图案化的光刻胶包括了后段制程工艺中所有转角图案,使第二图案化的光刻胶不包含转角图案,仅包括直线图案,直线图案仅具有两个端点,第二图案化的光刻胶与第一图案化的光刻胶进行对准连接时,可以控制在该直线图案的宽度尺寸范围之内,更易于进行对准误差尺寸,从而能够在具有转角图案的后段工艺制程中提高了对准精度。
此外,所述硬掩膜层选择使用金属硬掩膜层,不仅在形成第一沟槽和第二沟槽的过程中形成与介质层更好地刻蚀选择比,降低对介质层的刻蚀损伤,同时在所述金属硬掩膜层可以在填充形成互连金属线的过程中,利用化学机械研磨工艺去除,避免使用刻蚀工艺,进而能够更好地保护其下方的介质层,保护介质层的介电能力,提高器件的性能。
虽然本发明已以较佳实施例揭露如上,然其并非用以限定本发明,任何所属技术领域中具有通常知识者,在不脱离本发明的精神和范围内,当可作些许的更动与润饰,因此本发明的保护范围当视权利要求书所界定者为准。
Claims (10)
1.一种后段制程中双重图形化方法,包括:
提供半导体衬底,在所述半导体衬底上依次形成介质层和硬掩膜层;
在所述硬掩膜层上形成第一图案化的光刻胶,所述第一图案化的光刻胶所曝光的图案包括若干规则排列的转角图案;
以所述第一图案化的光刻胶为掩膜,刻蚀所述硬掩膜层,直至暴露所述介质层,去除所述第一图案化的光刻胶以形成第一沟槽;
在所述硬掩膜层及所述暴露的介质层上形成第二图案化的光刻胶,所述第二图案化的光刻胶所曝光的图案包括若干规则排列的直线图案;
以所述第二图案化的光刻胶为掩膜,刻蚀所述硬掩膜层,直至暴露所述介质层,去除所述第二图案化的光刻胶以形成第二沟槽;
以所述硬掩膜层为掩膜,刻蚀所述介质层,形成互连金属线沟槽;以及
在所述互连金属线沟槽中填充形成互连金属线。
2.如权利要求1所述的后段制程中双重图形化方法,其特征在于,所述第一图案化的光刻胶暴露的图案包括若干规则排列的由第一方向直线图案、第二方向直线图案以及由第一方向直线图案与第二方向直线图案连接形成的转角图案形成的图案。
3.如权利要求2所述的后段制程中双重图形化方法,其特征在于,所述第一图案化的光刻胶暴露的图案包括若干规则排列的“Z”字形图案,所述第二图案化的光刻胶暴露的图案包括若干直线图案,所述直线图案的两端分别与所述“Z”字形图案的端部位置对应相接。
4.如权利要求1所述的后段制程中双重图形化方法,其特征在于,所述介质层为低介电常数材料层。
5.如权利要求4所述的后段制程中双重图形化方法,其特征在于,所述介质层的材质为有机聚合物、超小型泡沫塑料、包含有机聚合物的硅基绝缘体、掺杂碳的硅氧化物及掺杂氯的硅氧化物中的一种或其组合。
6.如权利要求1所述的后段制程中双重图形化方法,其特征在于,所述硬掩膜层为金属硬掩膜层。
7.如权利要求6所述的后段制程中双重图形化方法,其特征在于,所述硬掩膜层的材质为氮化钛及氮化钽中的一种或其组合。
8.如权利要求6所述的后段制程中双重图形化方法,其特征在于,所述硬掩膜层的厚度为150埃~400埃。
9.如权利要求1所述的后段制程中双重图形化方法,其特征在于,在所述互连金属线沟槽中填充形成互连金属线的步骤包括:
覆盖互连金属线薄膜,所述互连金属线薄膜填充所述互连金属线沟槽;及
进行化学机械研磨工艺,去除位于所述互连金属线沟槽以外的互连金属线薄膜和硬掩膜层,以在所述互连金属线沟槽中填充形成互连金属线。
10.如权利要求1至9中任意一项所述的后段制程中双重图形化方法,其特征在于,所述第一图案化的光刻胶和第二图案化的光刻胶的材质为氟化氪或氟化氩。
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---|---|
CN (1) | CN103426810B (zh) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104698747A (zh) * | 2015-03-30 | 2015-06-10 | 上海华力微电子有限公司 | 一种提高二维图形解析度的工艺方法 |
CN105977141A (zh) * | 2016-05-10 | 2016-09-28 | 上海格易电子有限公司 | 一种自对准双重图形化的方法 |
CN106461549A (zh) * | 2014-03-10 | 2017-02-22 | 诺威量测设备股份有限公司 | 用于图案化结构中的测试结构及利用测试结构的计量技术 |
CN106610563A (zh) * | 2015-10-22 | 2017-05-03 | 中芯国际集成电路制造(上海)有限公司 | 掩膜版及双重图形化法的方法 |
CN107565015A (zh) * | 2016-07-06 | 2018-01-09 | 中电海康集团有限公司 | 一种基于金属孔的磁性随机存取存储器结构及其金属孔、金属层制造工艺 |
CN113540040A (zh) * | 2021-07-15 | 2021-10-22 | 长江存储科技有限责任公司 | 一种半导体结构的制造方法及其测试方法 |
CN113707538A (zh) * | 2020-05-22 | 2021-11-26 | 长鑫存储技术有限公司 | 半导体结构的制备方法、半导体结构及存储器 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000349011A (ja) * | 1999-06-04 | 2000-12-15 | Canon Inc | 露光方法、露光装置、およびデバイス製造方法 |
JP2001244190A (ja) * | 2000-03-02 | 2001-09-07 | Canon Inc | 多重露光を行うためのマスク、該マスクによる露光方法、露光装置、およびデバイス製造方法 |
US20030203318A1 (en) * | 1999-07-01 | 2003-10-30 | Canon Kabushiki Kaisha | Exposure method based on multiple exposure process |
US20080199806A1 (en) * | 2007-02-16 | 2008-08-21 | Shin-Etsu Chemical Co., Ltd. | Patterning process and resist composition |
CN101465282A (zh) * | 2007-12-20 | 2009-06-24 | 海力士半导体有限公司 | 制造半导体器件的方法 |
CN102129968A (zh) * | 2010-12-31 | 2011-07-20 | 上海集成电路研发中心有限公司 | 双重图形化方法 |
-
2012
- 2012-05-15 CN CN201210150780.9A patent/CN103426810B/zh active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000349011A (ja) * | 1999-06-04 | 2000-12-15 | Canon Inc | 露光方法、露光装置、およびデバイス製造方法 |
US20030203318A1 (en) * | 1999-07-01 | 2003-10-30 | Canon Kabushiki Kaisha | Exposure method based on multiple exposure process |
JP2001244190A (ja) * | 2000-03-02 | 2001-09-07 | Canon Inc | 多重露光を行うためのマスク、該マスクによる露光方法、露光装置、およびデバイス製造方法 |
US20080199806A1 (en) * | 2007-02-16 | 2008-08-21 | Shin-Etsu Chemical Co., Ltd. | Patterning process and resist composition |
CN101465282A (zh) * | 2007-12-20 | 2009-06-24 | 海力士半导体有限公司 | 制造半导体器件的方法 |
CN102129968A (zh) * | 2010-12-31 | 2011-07-20 | 上海集成电路研发中心有限公司 | 双重图形化方法 |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106461549A (zh) * | 2014-03-10 | 2017-02-22 | 诺威量测设备股份有限公司 | 用于图案化结构中的测试结构及利用测试结构的计量技术 |
CN106461549B (zh) * | 2014-03-10 | 2019-07-30 | 诺威量测设备股份有限公司 | 用于图案化结构中的测试结构及利用测试结构的计量技术 |
CN104698747A (zh) * | 2015-03-30 | 2015-06-10 | 上海华力微电子有限公司 | 一种提高二维图形解析度的工艺方法 |
CN106610563A (zh) * | 2015-10-22 | 2017-05-03 | 中芯国际集成电路制造(上海)有限公司 | 掩膜版及双重图形化法的方法 |
CN106610563B (zh) * | 2015-10-22 | 2020-10-09 | 中芯国际集成电路制造(上海)有限公司 | 掩膜版及双重图形化法的方法 |
CN105977141A (zh) * | 2016-05-10 | 2016-09-28 | 上海格易电子有限公司 | 一种自对准双重图形化的方法 |
CN107565015A (zh) * | 2016-07-06 | 2018-01-09 | 中电海康集团有限公司 | 一种基于金属孔的磁性随机存取存储器结构及其金属孔、金属层制造工艺 |
CN113707538A (zh) * | 2020-05-22 | 2021-11-26 | 长鑫存储技术有限公司 | 半导体结构的制备方法、半导体结构及存储器 |
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