CN113707538A - 半导体结构的制备方法、半导体结构及存储器 - Google Patents

半导体结构的制备方法、半导体结构及存储器 Download PDF

Info

Publication number
CN113707538A
CN113707538A CN202010440457.XA CN202010440457A CN113707538A CN 113707538 A CN113707538 A CN 113707538A CN 202010440457 A CN202010440457 A CN 202010440457A CN 113707538 A CN113707538 A CN 113707538A
Authority
CN
China
Prior art keywords
opening
exposure
layer
openings
hard mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010440457.XA
Other languages
English (en)
Other versions
CN113707538B (zh
Inventor
胡建城
谢明宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202010440457.XA priority Critical patent/CN113707538B/zh
Priority to PCT/CN2021/092906 priority patent/WO2021233156A1/zh
Priority to US17/455,694 priority patent/US20220077146A1/en
Publication of CN113707538A publication Critical patent/CN113707538A/zh
Application granted granted Critical
Publication of CN113707538B publication Critical patent/CN113707538B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0387—Making the trench
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明实施例涉半导体技术领域，公开了一种半导体结构的制备方法，包括：在半导体基底上形成硬掩膜；在所述硬掩膜上形成光刻胶膜；对所述光刻胶膜进行图案化，以形成具有第一开口和第二开口的图案化光刻胶层，其中，所述第二开口位于所述第一开口的间隔处；以所述图案化光刻胶层为掩膜刻蚀所述硬掩膜，形成具有多个第三开口的图案化硬掩膜层，所述第三开口对应所述第一开口和所述第二开口；以所述图案化硬掩膜层为掩膜刻蚀所述半导体基底，沿所述第三开口形成开孔，同时提高了开孔的制备效率和开孔质量。

Description

半导体结构的制备方法、半导体结构及存储器
技术领域
本发明实施例涉及半导体技术领域，特别涉及一种半导体结构的制备方法、半导体结构及存储器。
背景技术
动态随机存取存储器(DRAM)等半导体器件包括大量精细化开孔，这种开孔可通过光刻工序而形成。一般的，采用光刻工序形成开孔的步骤包括：在底层硬掩膜上形成第一硬掩膜层，将光刻胶膜涂覆在第一层硬掩膜上；在光刻胶膜上形成沿第一方向的线型图案，并将沿第一方向的线型图案转移到第一层硬掩膜上；之后，在图案化的第一层硬掩膜上形成第二层硬掩膜以及光刻胶膜，并在后形成的光刻胶膜上形成沿第二方向的线型图案，并将沿第二方向的线型图案转移到第二层硬掩膜上，继续对图案化的第二层硬掩膜继续刻蚀，将第二方向的线型图案转移到图案化的第一层硬掩膜上，由于第二方向的线型图案和第一方向的线型图案相交形成孔形图案，因此继续刻蚀可得到具备多个孔形图案的图案化底层硬掩膜层；然后，利用图案化底层硬掩膜层对半导体基底进行刻蚀，根据孔形图案在半导体基底内形成开孔。
然而，发明人发现现有技术中至少存在如下问题：现有开孔的制备方法是通过两种不同方向的线形图案组合形成孔形图案，需要至少两次的硬掩模图案转移，工艺制程较为复杂、效率不高，且在硬掩模图案转移过程中由于工艺误差及过多的副产物，易造成开孔质量较差。
发明内容
本发明实施方式的目的在于提供一种半导体结构的制备方法、半导体结构及存储器，同时提高了开孔的制备效率和开孔质量。
为解决上述技术问题，本发明的实施方式提供了一种半导体结构的制备方法，包括：在半导体基底上形成硬掩膜；在所述硬掩膜上形成光刻胶膜；对所述光刻胶膜进行图案化，以形成具有第一开口和第二开口的图案化光刻胶层，其中，所述第二开口位于所述第一开口的间隔处；其中，所述对所述光刻胶膜进行图案化包括：对所述光刻胶膜进行第一曝光形成第一曝光区，对所述第一曝光区进行显影，使所述第一曝光区具有多个所述第一开口；以及，对第一曝光后的所述光刻胶膜进行第二曝光形成第二曝光区，对所述第二曝光区进行显影，使所述第二曝光区具有多个所述第二开口；以所述图案化光刻胶层为掩膜刻蚀所述硬掩膜，形成具有多个第三开口的图案化硬掩膜层，所述第三开口对应所述第一开口和所述第二开口；以所述图案化硬掩膜层为掩膜刻蚀所述半导体基底，沿所述第三开口形成开孔。
本发明的实施方式还提供了一种半导体结构，采用上述的半导体结构的制备方法形成。
本发明的实施方式还提供了一种存储器，包括上述的半导体结构，半导体基底中形成有晶体管，且开孔内形成有电容。
本发明实施方式相对于现有技术而言，提供了一种半导体结构的制备方法，通过两次曝光显影形成具有大量第一开口和第二开口的图案化光刻胶层，之后，将图案化光刻胶层的第一开口和第二开口转移至硬掩膜上形成具有多个第三开口的图案化硬掩膜层，即就是说进行一次硬掩膜的转移便可得到图案化硬掩膜层，之后以图案化硬掩膜层为掩膜在半导体基底上形成大量开孔，相比于现有技术中两次硬掩膜转移的方案来说，不仅减少了制程步骤，提高了制备开孔的效率；且避免由于硬掩膜转移次数较多，而导致工艺误差较大、产生的副产物较多，从而提高了制备开孔的质量。
另外，所述对所述光刻胶膜进行第一曝光形成第一曝光区，包括：利用预设的光掩膜对所述光刻胶膜进行第一曝光形成第一曝光区，所述第一曝光区包括多个第一孔形图案，所述第一孔形图案对应所述第一开口；所述对第一曝光后的所述光刻胶膜进行第二曝光形成第二曝光区，包括：改变所述预设的光掩膜在所述半导体基底上的投影位置；利用改变投影位置后的所述预设的光掩膜对所述第一曝光后的所述光刻胶膜进行第二曝光形成所述第二曝光区，所述第二曝光区包括多个第二孔形图案，所述第二孔形图案对应所述第二开口。
另外，在所述改变所述预设的光掩膜在所述半导体基底上的投影位置之前，还包括：在利用所述预设的光掩膜对所述光刻胶膜进行第一曝光形成第一曝光区时，确定所述第一曝光区中相邻两个所述第一孔形图案的第一中心点和第二中心点；所述改变所述预设的光掩膜在所述半导体基底上的投影位置，包括：将所述预设的光掩膜沿所述第一中心点和所述第二中心点所在的直线上移动第一距离，所述第一距离在所述光刻胶膜上的投影长度为所述第一中心点和所述第二中心点之间距离的一半；或，将所述半导体基底沿所述第一中心点和所述第二中心点所在的直线上移动第二距离，所述第二距离为所述第一中心点和所述第二中心点之间距离的一半。
另外，所述第一孔形图案呈圆形。
另外，呈圆形的所述第一孔形图案的直径范围在70纳米-90纳米，相邻两个所述第一孔形图案的中心点之间的距离范围在150纳米-180纳米。
另外，所述以所述图案化光刻胶层为掩膜刻蚀所述硬掩膜，形成具有多个第三开口的图案化硬掩膜层，包括：在所述图案化光刻胶层的所述第一开口和所述第二开口的侧壁形成交联层；以所述图案化光刻胶层及所述交联层作为掩膜刻蚀所述硬掩膜层，形成具有多个所述第三开口的所述图案化硬掩膜层，所述第三开口的口径小于所述第一开口或所述第二开口的口径。
另外，交联层的厚度范围在5纳米～20纳米。
另外，所述在所述图案化光刻胶层的所述第一开口和所述第二开口的侧壁形成交联层，包括：在所述图案化光刻胶层的所述第一开口和所述第二开口的侧壁涂覆甲基丙烯酸类树脂；烘烤涂覆有甲基丙烯酸类树脂的所述图案化光刻胶层，使部分所述图案化光刻胶层与所述甲基丙烯酸类树脂发生反应，从而在所述第一开口和所述第二开口的侧壁形成交联层。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1是根据本发明第一实施方式的半导体结构的制备方法的流程示意图；
图2是根据本发明第一实施方式的第一曝光区的示意图；
图3是根据本发明第一实施方式的第二曝光区的示意图；
图4是根据本发明第一实施方式的图案化光刻胶层的俯视示意图；
图5是根据本发明第一实施方式的制备完光刻胶膜后的结构示意图；
图6是根据本发明第一实施方式的两次曝光显影后的结构示意图；
图7是根据本发明第一实施方式的刻蚀硬掩膜后的结构示意图；
图8是根据本发明第一实施方式的刻蚀半导体基底后的结构示意图；
图9是根据本发明第二实施方式的半导体结构的制备方法的流程示意图；
图10是根据本发明第二实施方式的制备交联层后的结构示意图；
图11是根据本发明第二实施方式的交联层的俯视示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施方式中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。
本发明的第一实施方式涉及一种半导体结构的制备方法，本实施方式的核心通过两次曝光显影形成具有大量第一开口和第二开口的图案化光刻胶层，之后，将图案化光刻胶层的第一开口和第二开口转移至硬掩膜上形成具有多个第三开口的图案化硬掩膜层，即就是说进行一次硬掩膜的转移便可得到图案化硬掩膜层，之后以图案化硬掩膜层为掩膜在半导体基底上形成大量开孔，相比于现有技术中两次硬掩膜转移的方案来说，不仅减少了制程步骤，提高了制备开孔的效率；且避免由于硬掩膜转移次数较多，而导致工艺误差较大、产生的副产物较多，从而提高了制备开孔的质量。
下面对本实施方式的半导体结构的制备方法的实现细节进行具体的说明，以下内容仅为方便理解提供的实现细节，并非实施本方案的必须。
本实施方式中的半导体结构的制备方法的流程示意图如图1所示，以下结合图2至图9进行详细说明：
步骤101：在半导体基底1上形成硬掩膜2。
步骤102：在硬掩膜2上形成光刻胶膜3。
半导体基底1可以是单层的半导体材料层，如硅材料层，也可以是由多层材料层叠置形成的叠层材料层，例如，可以是构成某一半导体器件结构的材料层。在半导体基底1上形成开孔10后，后续可用于制备动态随机存取存储器(DRAM)或静态随机存储器(SRAM)等半导体器件。
硬掩模2主要运用于光刻工艺中，首先把光刻胶图案转移到硬掩模2上，然后通过硬掩模2将最终图形刻蚀转移到半导体基底1上。硬掩模2(Hard Mask)的材料一般可选氮氧化硅(SiON)、氮化硅(SiN)或二氧化硅(SiO2)等；可采用化学气相沉积(ChemicalVaporDeposition，CVD)工艺形成硬掩膜2。
步骤103：对光刻胶膜3进行图案化，以形成具有第一开口101和第二开口102的图案化光刻胶层32。
如图2至图6所示，对光刻胶膜3进行图案化包括：对光刻胶膜3进行第一曝光形成第一曝光区，对第一曝光区进行显影，使第一曝光区具有多个第一开口101；以及，对第一曝光后的光刻胶膜3进行第二曝光形成第二曝光区，对第二曝光区进行显影，使第二曝光区具有多个第二开口102。
具体地说，如图2所示，对光刻胶膜3进行第一曝光形成第一曝光区，对第一曝光区进行显影，使第一曝光区具有多个第一开口101。第一曝光区包括第一孔形图案1001，第一孔形图案1001对应第一开口101。如图3所示，对第一曝光后的光刻胶膜3进行第二曝光形成第二曝光区，对所述第二曝光区进行显影，使第二曝光区具有多个第二开口102。第二曝光区包括多个第二孔形图案1002，第二孔形图案1002对应所述第二开口102，其中，第二开口102位于第一开口101的间隔处。本实施方式中第一孔形图案1001和第二孔形图案1002均以圆形示出，但本领域技术人员可以理解，第一孔形图案1001和第二孔形图案1002也可为其他形状，例如：方形、椭圆形、菱形等等。本实施方式中可根据实际需求自行设置第一孔形图案1001和第二孔形图案1002的形状相同或不同。
如图4所示，两次曝光显影后形成第一曝光区和第二曝光区，形成具有第一开口101和第二开口102的图案化光刻胶层32，图案化光刻胶层32的俯视结构示意图如图4所示，其中，第二曝光区的第二开口102位于第一曝光区的第一开口101的间隔处，从而使得第一曝光区的第一开口101与第二曝光区的第二开口102不会相交或重叠，使得图案化光刻胶层32上的第一开口101和第二开口102分布更加紧密。
步骤104：以图案化光刻胶层32为掩膜刻蚀硬掩膜2，形成具有多个第三开口103的图案化硬掩膜层21。
具体地说，在形成如图4所示的图案化光刻胶层32后，如图7所示，以图案化光刻胶层32为掩膜刻蚀硬掩膜2，形成具有多个第三开口103的图案化硬掩膜层21，之后去除图案化光刻胶层32，得到如图7所示的结构。其中，第三开口103对应第一开口101和第二开口102的位置和数量。
步骤105：以图案化硬掩膜层21为掩膜刻蚀半导体基底1，沿第三开口103形成开孔10。
如图9所示，以图案化硬掩膜层21为掩膜刻蚀半导体基底1，沿第三开口103形成开孔10，之后去除图案化硬掩膜层21，得到如图8所示的结构，该结构可用于制备动态随机存取存储器(DRAM)或静态随机存储器(SRAM)等半导体器件。利用硬掩膜2层将第三开口103转移到半导体基底1上，从而降低了图案化光刻胶层32的第三开口103边缘不齐整对制备开孔10的影响。
值得说明的是，对光刻胶膜3进行第一曝光形成第一曝光区，包括：利用预设的光掩膜对光刻胶膜3进行第一曝光形成第一曝光区，第一曝光区包括多个第一孔形图案1001，第一孔形图案1001对应第一开口101；对第一曝光后的光刻胶膜3进行第二曝光形成第二曝光区，包括：改变预设的光掩膜在半导体基底1上的投影位置；利用改变投影位置后的预设的光掩膜对第一曝光后的光刻胶膜3进行第二曝光形成第二曝光区，第二曝光区包括多个第二孔形图案1002，第二孔形图案1002对应第二开口102。
具体地说，本实施方式中在进行第一曝光时，利用预设的光掩膜对光刻胶膜3进行曝光形成第一曝光区，第一曝光区包括多个第一孔形图案1001，第一孔形图案1001对应第一开口101，第一孔形图案1001的排列方式如上述图2所示，从而能够形成具有多个均匀分布的第一开口101的第一曝光区。且在进行第二曝光时，改变预设的光掩膜在半导体基底1上的投影位置，从而利用改变投影位置后的预设的光掩膜进行第二曝光，由于第二曝光时使用的是与第一曝光时相同的光掩膜，因此，第一曝光区的第一孔形图案1001和第二曝光区的第二孔形图案1002的排布方式相同(如图3所示)，且第二曝光区的第二孔形图案1002位于第一曝光区的第一孔形图案1001的间隔处，从而形成分布更加紧密的多个第一开口101和第二开口102。
进一步地，在改变预设的光掩膜在半导体基底1上的投影位置之前，还包括：在利用预设的光掩膜对光刻胶膜3进行第一曝光形成第一曝光区时，确定第一曝光区中相邻两个第一孔形图案1001的第一中心点和第二中心点；改变预设的光掩膜在半导体基底1上的投影位置，包括：将预设的光掩膜沿第一中心点和第二中心点所在的直线上移动第一距离，第一距离在光刻胶膜3上的投影长度为第一中心点和第二中心点之间距离的一半；或，将半导体基底1沿第一中心点和第二中心点所在的直线上移动第二距离，第二距离为第一中心点和第二中心点之间距离的一半。
具体地说，在进行第二曝光之前，先确定在利用预设的光掩膜对光刻胶膜3进行第一曝光形成第一曝光区时，第一曝光区中相邻两个第一孔形图案1001的第一中心点和第二中心点，从而在改变预设的光掩膜在半导体基底1上的投影位置时，可将预设的光掩膜沿第一中心点和第二中心点所在的直线上移动第一距离，第一距离在光刻胶膜3上的投影长度为第一中心点和第二中心点之间距离的一半；或者，可将半导体基底1沿第一中心点和第二中心点所在的直线上移动第二距离，第二距离为第一中心点和所述第二中心点之间距离的一半。如此，使得第一孔形图案1001和第二孔形图案1002分布均匀、且分布紧密度较高，有利于形成高均匀性、高密度的第一开口101和第二开口102。
可选地，预设的光掩膜中的孔形图案与第一孔形图案1001的形状相同。由于开孔10多为电容孔，第一孔形图案1001多呈圆形，因此，预设的光掩膜中的孔形图案多呈圆形，但本领域技术人员可以理解，预设的光掩膜中的孔形图案也可为其他形状，例如：方形、椭圆形、菱形等等。
较佳地，呈圆形的第一孔形图案1001的直径范围在70纳米-90纳米，相邻两个第一孔形图案1001的中心点之间的距离范围在150纳米-180纳米。如此设置，移动预设的掩膜版之后进行第二曝光，形成的图案化光刻胶层32的表面的第一开口101和第二开口102如图4所示，其中，相邻的第一开口101和第二开口102中心点之间的距离在70纳米～100纳米，相邻两个第一开口101和第二开口102的间距在5纳米～20纳米。
值得说明的是，本实施方式中采用两次曝光形成高密度的第一孔形图案1001和第二孔形图案1002，而非采用一次曝光形成高密度的孔形图案，这是由于在光掩膜中若要形成高密度的孔形图案，需求曝光制程能力很高且精准，难度很大容易出现误差。因此，本实施方式中利用孔形图案密度较小的光掩膜进行两次曝光，在形成高密度的孔形图案时，还减小了曝光误差。
与现有技术相比，本发明实施方式通过两次曝光显影形成具有大量第一开口101和第二开口102的图案化光刻胶层32，之后，将图案化光刻胶层32的第一开口101和第二开口102转移至硬掩膜2上形成具有多个第三开口103的图案化硬掩膜层21，即就是说进行一次硬掩膜的转移便可得到图案化硬掩膜层21，之后以图案化硬掩膜层21为掩膜在半导体基底上形成大量开孔10，相比于现有技术中两次硬掩膜转移的方案来说，不仅减少了制程步骤，提高了制备开孔10的效率；且避免由于硬掩膜转移次数较多，而导致工艺误差较大、产生的副产物较多，从而提高了制备开孔10的质量。
本发明的第二实施方式涉及一种半导体结构的制备方法。第二实施方式是对第一实施方式的改进，主要改进之处在于，通过在图案化光刻胶层的第一开口和第二开口的侧壁形成交联层，之后以图案化光刻胶层及交联层共同作为掩膜来刻蚀硬掩膜层，从而使得形成的图案化硬掩膜层上的第三开口的尺寸，相较于图案化光刻胶层上的第一开口和第二开口的尺寸较小，有利于制备精细化尺寸的开孔分布。
本实施方式中的半导体结构的制备方法的流程示意图如图9所示，以下结合第一实施方式中图2至图8、及图10和图11进行详细说明：
步骤201：在半导体基底1上形成硬掩膜2。
步骤202：在硬掩膜2上形成光刻胶膜3。
步骤203：对光刻胶膜3进行图案化，以形成具有第一开口101和第二开口102的图案化光刻胶层32。
上述步骤201至步骤203与第一实施方式中的步骤101至步骤103大致相同，为避免重复，本实施方式中不再赘述。
步骤204：在图案化光刻胶层32的第一开口101和所述第二开口102的侧壁形成交联层4。
步骤205：以图案化光刻胶层32及交联层4作为掩膜刻蚀硬掩膜2，形成具有多个第三开口103的图案化硬掩膜层21。
具体地说，在图案化光刻胶层32的第一开口101和第二开口102的侧壁形成交联层4，包括：在图案化光刻胶层32的第一开口101和第二开口102的侧壁涂覆甲基丙烯酸类树脂；烘烤涂覆有甲基丙烯酸类树脂的图案化光刻胶层32，使部分图案化光刻胶层32与甲基丙烯酸类树脂发生反应，从而在第一开口101和第二开口102的侧壁形成交联层4。
通过分辨率增强光刻辅助化学收缩(Resolution Enhancement LithographyAssisted byChemical Shrink，RELACS)试剂可缩小孔洞或沟槽的关键尺寸。该方法的基本原理为在图案化光刻胶层32表面存在的光酸的作用下，RELACS试剂中的高分子和交联分子发生交联反应，如图10所示，此交联反应在图案化光刻胶层32表面、以及图案化光刻胶层32的第一开口101和第二开口102的侧壁形成一层交联层4以增大光刻胶图案的宽度。由于第一开口101和第二开口102是通过刻蚀相邻光刻胶之间的材料形成，光刻胶图案宽度的增大意味着第一开口101和第二开口102尺寸的收缩。交联层4的俯视结构示意图如图11所示，收缩前的第一开口101和第二开口102以虚线示出，收缩后的第一开口101和第二开口102以实线示出，假设，收缩前的第一开口101和第二开口102的口径在70纳米-90纳米，交联层4厚度即收缩尺寸可以为5纳米～20纳米，则收缩后的第一开口101和第二开口102的口径在50纳米～85纳米。
步骤206：以图案化硬掩膜层为掩膜刻蚀半导体基底1，沿第三开口103形成开孔10。
如此，以图案化光刻胶层32及交联层4共同作为掩膜来刻蚀硬掩膜2，从而使得形成的图案化硬掩膜层21上的第三开口103的口径，相较于图案化光刻胶层32上的第一开口101或第二开口102的口径较小，有利于在半导体基底上制备精细化尺寸的开孔10。
与现有技术相比，本发明实施方式中通过在图案化光刻胶层32的第一开口101和第二开口102的侧壁形成交联层4，之后以图案化光刻胶层32及交联层4共同作为掩膜来刻蚀硬掩膜2，从而使得形成的图案化硬掩膜层21上的第三开口103的口径，相较于图案化光刻胶层32上的第一开口101或第二开口102的口径较小，有利于制备精细化尺寸的开孔10。
上面各种方法的步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包括相同的逻辑关系，都在本专利的保护范围内；对算法中或者流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其算法和流程的核心设计都在该专利的保护范围内。
本发明的第三实施方式涉及一种半导体结构，采用如上述第一实施方式或第二实施方式的半导体结构的制备方法形成。
本发明的第四实施方式涉及一种存储器，包括如上述第三实施方式的半导体结构，半导体基底中形成有晶体管，且开孔内形成有电容。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims (10)

1.一种半导体结构的制备方法，其特征在于，包括：
在半导体基底上形成硬掩膜；
在所述硬掩膜上形成光刻胶膜；
对所述光刻胶膜进行图案化，以形成具有第一开口和第二开口的图案化光刻胶层，其中，所述第二开口位于所述第一开口的间隔处；
其中，所述对所述光刻胶膜进行图案化包括：对所述光刻胶膜进行第一曝光形成第一曝光区，对所述第一曝光区进行显影，使所述第一曝光区具有多个所述第一开口；
以及，对第一曝光后的所述光刻胶膜进行第二曝光形成第二曝光区，对所述第二曝光区进行显影，使所述第二曝光区具有多个所述第二开口；
以所述图案化光刻胶层为掩膜刻蚀所述硬掩膜，形成具有多个第三开口的图案化硬掩膜层，所述第三开口对应所述第一开口和所述第二开口；
以所述图案化硬掩膜层为掩膜刻蚀所述半导体基底，沿所述第三开口形成开孔。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述对所述光刻胶膜进行第一曝光形成第一曝光区，包括：利用预设的光掩膜对所述光刻胶膜进行第一曝光形成第一曝光区，所述第一曝光区包括多个第一孔形图案，所述第一孔形图案对应所述第一开口；
所述对第一曝光后的所述光刻胶膜进行第二曝光形成第二曝光区，包括：改变所述预设的光掩膜在所述半导体基底上的投影位置；利用改变投影位置后的所述预设的光掩膜对所述第一曝光后的所述光刻胶膜进行第二曝光形成所述第二曝光区，所述第二曝光区包括多个第二孔形图案，所述第二孔形图案对应所述第二开口。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，在所述改变所述预设的光掩膜在所述半导体基底上的投影位置之前，还包括：
在利用所述预设的光掩膜对所述光刻胶膜进行第一曝光形成第一曝光区时，确定所述第一曝光区中相邻两个所述第一孔形图案的第一中心点和第二中心点；
所述改变所述预设的光掩膜在所述半导体基底上的投影位置，包括：
将所述预设的光掩膜沿所述第一中心点和所述第二中心点所在的直线上移动第一距离，所述第一距离在所述光刻胶膜上的投影长度为所述第一中心点和所述第二中心点之间距离的一半；
或，将所述半导体基底沿所述第一中心点和所述第二中心点所在的直线上移动第二距离，所述第二距离为所述第一中心点和所述第二中心点之间距离的一半。
4.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述第一孔形图案呈圆形。
5.根据权利要求4所述的半导体结构的制备方法，其特征在于，呈圆形的所述第一孔形图案的直径范围在70纳米-90纳米，相邻两个所述第一孔形图案的中心点之间的距离范围在150纳米-180纳米。
6.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述以所述图案化光刻胶层为掩膜刻蚀所述硬掩膜，形成具有多个第三开口的图案化硬掩膜层，包括：
在所述图案化光刻胶层的所述第一开口和所述第二开口的侧壁形成交联层；
以所述图案化光刻胶层及所述交联层作为掩膜刻蚀所述硬掩膜，形成具有多个所述第三开口的所述图案化硬掩膜层，所述第三开口的口径小于所述第一开口或所述第二开口的口径。
7.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述交联层的厚度范围在5纳米～20纳米。
8.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述在所述图案化光刻胶层的所述第一开口和所述第二开口的侧壁形成交联层，包括：
在所述图案化光刻胶层的所述第一开口和所述第二开口的侧壁涂覆甲基丙烯酸类树脂；
烘烤涂覆有甲基丙烯酸类树脂的所述图案化光刻胶层，使部分所述图案化光刻胶层与所述甲基丙烯酸类树脂发生反应，从而在所述第一开口和所述第二开口的侧壁形成交联层。
9.一种半导体结构，其特征在于，采用如权利要求1至8中任一项所述的半导体结构的制备方法形成。
10.一种存储器，其特征在于，包括如权利要求9所述的半导体结构，所述半导体基底中形成有晶体管，且所述开孔内形成有电容。
CN202010440457.XA 2020-05-22 2020-05-22 半导体结构的制备方法、半导体结构及存储器 Active CN113707538B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202010440457.XA CN113707538B (zh) 2020-05-22 2020-05-22 半导体结构的制备方法、半导体结构及存储器
PCT/CN2021/092906 WO2021233156A1 (zh) 2020-05-22 2021-05-10 半导体结构、存储器的制备方法及半导体结构
US17/455,694 US20220077146A1 (en) 2020-05-22 2021-11-19 Method for manufacturing semiconductor structure and memory, and semiconductor structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010440457.XA CN113707538B (zh) 2020-05-22 2020-05-22 半导体结构的制备方法、半导体结构及存储器

Publications (2)

Publication Number Publication Date
CN113707538A true CN113707538A (zh) 2021-11-26
CN113707538B CN113707538B (zh) 2023-12-12

Family

ID=78646181

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010440457.XA Active CN113707538B (zh) 2020-05-22 2020-05-22 半导体结构的制备方法、半导体结构及存储器

Country Status (3)

Country Link
US (1) US20220077146A1 (zh)
CN (1) CN113707538B (zh)
WO (1) WO2021233156A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115842033A (zh) * 2023-02-20 2023-03-24 湖北江城芯片中试服务有限公司 半导体制作方法
WO2024082342A1 (zh) * 2022-10-18 2024-04-25 长鑫存储技术有限公司 半导体结构的形成方法、半导体结构及存储器

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101051189A (zh) * 2006-04-04 2007-10-10 Asml荷兰有限公司 光刻处理单元和器件制造方法
US20100112463A1 (en) * 2008-11-03 2010-05-06 Hynix Semiconductor Inc. Method for forming fine contact hole pattern of semiconductor device
KR20120090208A (ko) * 2011-02-07 2012-08-17 에스케이하이닉스 주식회사 반도체 장치의 패턴 형성방법
US8518825B1 (en) * 2012-12-24 2013-08-27 Shanghai Huali Microelectronics Corporation Method to manufacture trench-first copper interconnection
US20130295772A1 (en) * 2012-05-07 2013-11-07 Samsung Electronics Co., Ltd. Method of forming patterns
CN103426810A (zh) * 2012-05-15 2013-12-04 中芯国际集成电路制造(上海)有限公司 后段制程中双重图形化方法
US20150104887A1 (en) * 2013-10-11 2015-04-16 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3189773B2 (ja) * 1998-01-09 2001-07-16 三菱電機株式会社 レジストパターン形成方法及びこれを用いた半導体装置の製造方法並びに半導体装置
TW476103B (en) * 2001-02-26 2002-02-11 Nanya Technology Corp Multiple exposure method
US20030008968A1 (en) * 2001-07-05 2003-01-09 Yoshiki Sugeta Method for reducing pattern dimension in photoresist layer
US8039195B2 (en) * 2008-02-08 2011-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Si device making method by using a novel material for packing and unpacking process
JP5672906B2 (ja) * 2010-09-28 2015-02-18 ソニー株式会社 レジスト組成物及び半導体装置の製造方法
KR20130008292A (ko) * 2011-07-12 2013-01-22 삼성디스플레이 주식회사 패턴 형성 방법 및 이를 이용한 표시 장치의 제조 방법
JP2013143423A (ja) * 2012-01-10 2013-07-22 Elpida Memory Inc 半導体装置及びその製造方法
DE102013108876B4 (de) * 2013-08-16 2022-08-18 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Fotolithografisches Verfahren zur Herstellung einer Struktur in einem Strahlung emittierenden Halbleiterbauelement
JP6712527B2 (ja) * 2016-09-30 2020-06-24 株式会社ブイ・テクノロジー プロキシミティ露光方法
US10510587B2 (en) * 2017-09-29 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101051189A (zh) * 2006-04-04 2007-10-10 Asml荷兰有限公司 光刻处理单元和器件制造方法
US20100112463A1 (en) * 2008-11-03 2010-05-06 Hynix Semiconductor Inc. Method for forming fine contact hole pattern of semiconductor device
KR20120090208A (ko) * 2011-02-07 2012-08-17 에스케이하이닉스 주식회사 반도체 장치의 패턴 형성방법
US20130295772A1 (en) * 2012-05-07 2013-11-07 Samsung Electronics Co., Ltd. Method of forming patterns
CN103426810A (zh) * 2012-05-15 2013-12-04 中芯国际集成电路制造(上海)有限公司 后段制程中双重图形化方法
US8518825B1 (en) * 2012-12-24 2013-08-27 Shanghai Huali Microelectronics Corporation Method to manufacture trench-first copper interconnection
US20150104887A1 (en) * 2013-10-11 2015-04-16 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024082342A1 (zh) * 2022-10-18 2024-04-25 长鑫存储技术有限公司 半导体结构的形成方法、半导体结构及存储器
CN115842033A (zh) * 2023-02-20 2023-03-24 湖北江城芯片中试服务有限公司 半导体制作方法

Also Published As

Publication number Publication date
WO2021233156A1 (zh) 2021-11-25
CN113707538B (zh) 2023-12-12
US20220077146A1 (en) 2022-03-10

Similar Documents

Publication Publication Date Title
US9818611B2 (en) Methods of forming etch masks for sub-resolution substrate patterning
US7879727B2 (en) Method of fabricating a semiconductor device including a pattern of line segments
US11107682B2 (en) Method for patterning a substrate using a layer with multiple materials
TWI406105B (zh) 使用含碳硬光罩的雙重曝光圖案化方法
US7560197B2 (en) Mask pattern data producing method, patterning method, reticle correcting method, reticle manufacturing method, and semiconductor apparatus manufacturing method
US10115726B2 (en) Method and system for forming memory fin patterns
KR20180072828A (ko) 분해능이하 기판 패터닝을 위한 에칭 마스크를 형성하는 방법
TWI442470B (zh) 圖案形成方法及半導體裝置之製造方法
US20080268381A1 (en) Pattern forming method performing multiple exposure so that total amount of exposure exceeds threshold
JP2005150333A (ja) 半導体装置の製造方法
CN113707538B (zh) 半导体结构的制备方法、半导体结构及存储器
US10734284B2 (en) Method of self-aligned double patterning
US20100167182A1 (en) Backside phase grating mask and method for manufacturing the same
US6541166B2 (en) Method and apparatus for lithographically printing tightly nested and isolated device features using multiple mask exposures
US9218984B2 (en) Method for manufacturing a semiconductor device
KR20120126442A (ko) 반도체 소자의 패턴 형성 방법
KR100251019B1 (ko) 반도체 기판상에 캐패시터의 원통형 기억 노드를제조하는방법
US20030186138A1 (en) Photomask and method for forming micro patterns of semiconductor device using the same
US10083842B2 (en) Methods of sub-resolution substrate patterning
US6680163B2 (en) Method of forming opening in wafer layer
US9329471B1 (en) Achieving a critical dimension target based on resist characteristics
CN112992784A (zh) 半导体结构及其形成方法
US11726400B2 (en) Lithography process method for defining sidewall morphology of lithography pattern
US11424122B2 (en) Mask pattern, semiconductor structure and fabrication method thereof
CN117912937A (zh) 一种自对准双重图形化的方法、半导体器件及电子设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant