CN103366825A - 一种nand闪存芯片及其棋盘格检查的芯片编程方法 - Google Patents
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Abstract
本发明公开了一种NAND闪存芯片及其棋盘格检查的芯片编程方法；方法包括：将需要进行编程的序列传送到缓存中；所述序列包括第一、第二序列；所述第一、第二序列均为表示高、低电平的数值交替出现的序列，其中第一序列中的第一个数值为表示低电平的数值，第二序列中的第一个数值为表示高电平的数值；序列均传送进缓存后，用一个编程指令将所述缓存中的第一序列、第二序列中的一个序列传送到闪存主阵列中所有单数的页中，用另一个编程指令将所述第一序列、第二序列中的另一个序列传送到主阵列中所有双数的页中。本发明能提高NAND Flash的Check Board测试速度，降低测试成本。
Description
技术领域
本发明涉及芯片测试领域，尤其涉及一种NAND闪存芯片及其棋盘格检查的芯片编程方法。
背景技术
在NAND Flash(闪存)测试中，有一项重要而基本的测试，其基本过程是：将整个芯片上的cell(单元)编程为“0”cell和“1”cell的间隔组合，与每个“0”cell相邻的周围四个cell都是“1”，与每个“1”cell相邻的周围四个cell都是“0”，该分布图又被称为“Check Board(棋盘格检查)”。图1是进行Check Board时芯片中一部分区域的示意图，包括排列成3行3列的9个cell，三列cell分别与三条位线BL<n-1>、BL<n>、BL<n+1>相连，三行cell分别与三条读信号WL<n-1>、WL<n>、WL<n+1>相连，n为大于1的整数；在测试时，将连接位线BL<n-1>和读信号WL<n+1>的cell编程为1，将连接位线BL<n>和读信号WL<n+1>的cell编程为0，将连接位线BL<n+1>和读信号WL<n+1>的cell编程为1，将连接位线BL<n-1>和读信号WL<n>的cell编程为0，将连接位线BL<n>和读信号WL<n>的cell编程为1，将连接位线BL<n+1>和读信号WL<n>的cell编程为0，将连接位线BL<n-1>和读信号WL<n-1>的cell编程为1，将连接位线BL<n>和读信号WL<n-1>的cell编程为0，将连接位线BL<n+1>和读信号WL<n-1>的cell编程为1；芯片上其它位置上的cell的情况可以类推。该测试的基本目的是检查Bitline(位线)之间的short(短路)及坏点情况。
为了完成这样一个Check Board的测试，需要对芯片进行Chip Program(芯片编程)操作。Nand Flash的Program(编程)是以Page(页)以基础的，必须一个Page做完后再进行下一个Page的Program操作，也就是Page by Page的进行。一个Page一般对应于一条Wordline(字线)，大小不同density(密度)的NAND Flash会有所不同，一般为512Byte(字节)、2K Byte、4K Byte等size(尺寸)。
Chip Program的具体过程如图2所示：要执行一次Page Program操作，首先需要发起Write Enable(写使能)命令，该命令是在进行任何要改变memory(存储器)内容的操作之前必须首先执行的，否则后面的命令将会被忽略；然后，执行Program load(编程装载)命令，将需要进行Program的Data Bytes(数据字节，在Check Board测试中，该Data Bytes就是010101......或101010......的序列，二种序列交替出现)全部传送到Cache Buffer(高速缓冲存储器缓冲器)中，这个过程对应于图2中的Serial Data In；而后发起Program Execute(编程执行)命令，开始将数据从Cache Buffer传送到NANDFlash的main array(主阵列)中，对于一个Page所进行的这个过程对应于图2中的时间Tpgm；待Data Bytes全部传送完毕后，就完成了一个Page的Program操作。在Program编程操作进行过程中，可以发起Polling查询命令，来查看所执行操作的状态。当一个Page的Program成功完成后，可以向CacheBuffer装载下一个序列的Data Bytes，开始下一个Page的Program；如图2所示，主阵列中含有多个块Block，如图2中的Block 1到Block N，N为NANDFlash中的Block的数量；每个Block中又含有多个，比如Page i(i为正整数)就属于Block M，M为1到N之间的一个整数。这样Page by Page，直到芯片所有Page都执行了Program操作。
整芯片的Page Program完成后，为了将芯片中的内容读出来以进行验证，还需要再进行Page Read操作，将一个所选中Page中的数据传送到CacheBuffer中的过程对应于图2中的时间Trd，完成后将Cache Buffer中的DataBytes移除，这个过程对应于图2中的Serial Data Out。
上述的以Chip Program方式进行Check Board测试的传统方法虽然过程简单，但是有一个缺点：测试速度较慢，成本较高。
发明内容
本发明要解决的技术问题是如何提高NAND Flash的Check Board测试速度，降低测试成本。
为了解决上述问题，本发明提供了一种NAND闪存芯片的棋盘格检查的芯片编程方法，包括：
将需要进行编程的序列传送到缓存中；所述序列包括第一、第二序列；所述第一、第二序列均为表示高、低电平的数值交替出现的序列，其中第一序列中的第一个数值为表示低电平的数值，第二序列中的第一个数值为表示高电平的数值；
序列均传送进缓存后，用一个编程指令将所述缓存中的第一序列、第二序列中的一个序列传送到闪存主阵列中所有单数的页中，用另一个编程指令将所述第一序列、第二序列中的另一个序列传送到主阵列中所有双数的页中。
进一步地，将序列传送到页中所用的两个编程指令的顺序不限。
进一步地，表示低电平的数值为“0”，表示高电平的数值为“1”。
进一步地，所述单数的页是主阵列的各块中的第一、三、五、......页这些奇数页，所述双数的页是主阵列的各块中的第二、四、六......页这些偶数页。
本发明还提供了一种NAND闪存芯片，包括：主阵列、缓存；
传输模块，用于将需要进行编程的序列传送到缓存中；所述序列包括第一、第二序列；所述第一、第二序列均为表示高、低电平的数值交替出现的序列，其中第一序列中的第一个数值为表示低电平的数值，第二序列中的第一个数值为表示高电平的数值；
控制模块，用于当序列均传送进缓存后，用一个编程指令将所述缓存中的第一序列、第二序列中的一个序列传送到所述主阵列中所有单数的页中，用另一个编程指令将所述第一序列、第二序列中的另一个序列传送到主阵列中所有双数的页中。
进一步地，所述控制模块将序列传送到页中所用的两个编程指令的顺序不限。
进一步地，表示低电平的数值为“0”，表示高电平的数值为“1”。
进一步地，所述单数的页是主阵列的各块中的第一、三、五、......页这些奇数页，所述双数的页是主阵列的各块中的第二、四、六......页这些偶数页。
本发明的技术方案只需要执行两次Page Program操作即可完成NANDFlash芯片Check Board测试所需的整个芯片的Chip Program，因此相比传统方法的Page by Page模式大大缩短了测试时间，降低了测试成本。
附图说明
图1是进行Check Board时芯片中一部分区域的示意图；
图2是现有的Chip Program的具体过程的示意图；
图3是实施例一中Chip Program的具体过程的示意图；
图4是实施例二中的NAND闪存芯片的示意框图。
具体实施方式
下面将结合附图及实施例对本发明的技术方案进行更详细的说明。
需要说明的是，如果不冲突，本发明实施例以及实施例中的各个特征可以相互结合，均在本发明的保护范围之内。
实施例一，一种NAND闪存芯片的棋盘格检查的芯片编程方法，包括：
将需要进行编程的序列传送到缓存中；所述序列包括第一、第二序列；所述第一、第二序列均为表示高、低电平的数值交替出现的序列，其中第一序列中的第一个数值为表示低电平的数值，第二序列中的第一个数值为表示高电平的数值；也就是说，第一、第二序列互为反序列；
序列均传送进缓存后，用一个编程指令将所述缓存中的第一序列、第二序列中的一个序列传送到闪存主阵列中所有单数的页中，用另一个编程指令将所述第一序列、第二序列中的另一个序列传送到主阵列中所有双数的页中。
本实施例中，所述单数的页就是主阵列的各块Block中的第一、三、五、......页这些奇数页，所述双数的页就是主阵列的各块Block中的第二、四、六......页这些偶数页。在传统做法中，是先对第一个Block中的第一页进行Program操作，然后是对第一个Block中的第二页进行Program操作......；第一个Block中的页都进行完Program操作后，再对第二个Block中的第一个页进行Program操作......以此类推，直到对主阵列中所有页都进行完Program操作。而在本实施例中，则是用一个编程指令就对单数的页进行完Program操作，再用一个编程指令就对双数的页进行完Program操作。
本实施例中，将序列传送到页中所用的两个编程指令的顺序不限，也就是说可以先执行用一个编程指令将序列传送到单数页的步骤，也可以先执行一个编程指令将序列传送到双数页的步骤。将第一、第二序列中的哪一个传送到单数页、哪一个传送到双数页也没有限制，只要传送到单数页和双数页的序列不同即可。
本实施例中，表示低电平的数值可以但不限于为“0”，表示高电平的数值可以但不限于为“1”。
本实施例中，所述缓存可以但不限于为Cache Buffer。
本实施例中，在将需要进行编程的序列传送到缓存中的步骤前，还包括：发起Write Enable(写使能)命令。
如果已经发起过该命令，则可以直接执行Program load(编程装载)命令，也就是将需要进行Program的Data Bytes(在棋盘格检查测试中，该Data Bytes就是所述第一、第二序列，可以但不限于为“010101......”及“101010......”的序列)全部传送到Cache Buffer中。
将需要进行编程的序列传送到缓存中后，发起Program Execute(编程执行)命令，也就是开始将数据从Cache Buffer传送到NAND Flash的main array中进行Program操作。本实施例中，执行一次Program指令时不仅仅是将DataBytes传送至一个Page，而是传送到全芯片主阵列各Block中一半的Page中去进行Program操作，比如传送到图3所示中的各Block中的“......页Page i-2、页Page i、页Page i+2......”或者“......页Page i-1、页Page i+1......”，这样一次Program指令(也就是一次中断Block)就至少完成了芯片主阵列各Block中一半Page的Program操作。在Program操作进行过程中，同样可以发起Polling查询命令，来查看所执行操作的状态。当芯片主阵列各Block中一半Page的Program成功完成后，可以向Cache Buffer装载另一个反序列的Data Bytes(比如上一次装载的序列是“010101......”，那么这次装载的序列就是“101010......”，反之亦然)，开始整个芯片主阵列各Block中另一半Page的Program操作。这样只需要执行两次Page Program操作，就能够完成整个芯片的Chip Program，也即Check Board测试。如图3所示，各Block中(比如图3中的Block M)中所有的Page分为奇偶Page(也就是上文所述的单数的页和双数的页)，这样一次Page Program操作就可以完成一半Page的Program操作，那么只需要两次Page Program操作就可以完成整个芯片的ChipProgram，相比传统方法的Page by Page模式，大大缩短了测试时间，从而降低了测试成本。
实施例二，一种NAND闪存芯片，包括：主阵列、缓存；
传输模块，用于将需要进行编程的序列传送到缓存中；所述序列包括第一、第二序列；所述第一、第二序列均为表示高、低电平的数值交替出现的序列，其中第一序列中的第一个数值为表示低电平的数值，第二序列中的第一个数值为表示高电平的数值；
控制模块，用于当序列均传送进缓存后，用一个编程指令将所述缓存中的第一序列、第二序列中的一个序列传送到所述主阵列中所有单数的页中，用另一个编程指令将所述第一序列、第二序列中的另一个序列传送到主阵列中所有双数的页中。
本实施例中，所述控制模块将序列传送到页中所用的两个编程指令的顺序不限。
本实施例中，表示低电平的数值可以但不限于为“0”，表示高电平的数值可以但不限于为“1”。
本实施例中，所述单数的页是主阵列的各块中的第一、三、五、......页这些奇数页，所述双数的页是主阵列的各块中的第二、四、六......页这些偶数页。
当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明的权利要求的保护范围。
Claims (8)
1.一种NAND闪存芯片的棋盘格检查的芯片编程方法，包括：
将需要进行编程的序列传送到缓存中；所述序列包括第一、第二序列；所述第一、第二序列均为表示高、低电平的数值交替出现的序列，其中第一序列中的第一个数值为表示低电平的数值，第二序列中的第一个数值为表示高电平的数值；
序列均传送进缓存后，用一个编程指令将所述缓存中的第一序列、第二序列中的一个序列传送到闪存主阵列中所有单数的页中，用另一个编程指令将所述第一序列、第二序列中的另一个序列传送到主阵列中所有双数的页中。
2.如权利要求1所述的方法，其特征在于：
将序列传送到页中所用的两个编程指令的顺序不限。
3.如权利要求1所述的方法，其特征在于：
表示低电平的数值为“0”，表示高电平的数值为“1”。
4.如权利要求1所述的方法，其特征在于：
所述单数的页是主阵列的各块中的第一、三、五、......页这些奇数页，所述双数的页是主阵列的各块中的第二、四、六......页这些偶数页。
5.一种NAND闪存芯片，包括：主阵列、缓存；
其特征在于，还包括：
传输模块，用于将需要进行编程的序列传送到缓存中；所述序列包括第一、第二序列；所述第一、第二序列均为表示高、低电平的数值交替出现的序列，其中第一序列中的第一个数值为表示低电平的数值，第二序列中的第一个数值为表示高电平的数值；
控制模块，用于当序列均传送进缓存后，用一个编程指令将所述缓存中的第一序列、第二序列中的一个序列传送到所述主阵列中所有单数的页中，用另一个编程指令将所述第一序列、第二序列中的另一个序列传送到主阵列中所有双数的页中。
6.如权利要求5所述的芯片，其特征在于：
所述控制模块将序列传送到页中所用的两个编程指令的顺序不限。
7.如权利要求5所述的芯片，其特征在于：
表示低电平的数值为“0”，表示高电平的数值为“1”。
8.如权利要求5所述的芯片，其特征在于：
所述单数的页是主阵列的各块中的第一、三、五、......页这些奇数页，所述双数的页是主阵列的各块中的第二、四、六......页这些偶数页。
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| Application Number | Title | Priority Date | Filing Date |
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| CN201210099928.0A Active CN103366825B (zh) | 2012-04-06 | 2012-04-06 | 一种nand闪存芯片及其棋盘格检查的芯片编程方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050095769A1 (en) * | 2002-02-28 | 2005-05-05 | Yoshinori Takase | Nonvolatile semiconductor memory device |
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