CN103324231B - 调节器 - Google Patents

Abstract

本发明公开了一种调节器，所述调节器具有：差动电路，产生对应于输入电压和与所述输出电压有关的电压之间的差的比较信号；第一晶体管，根据所述比较信号来调节所述输出电压；第一电流镜电路，连接至所述差动电路的一对差动输出线；第二晶体管，放大叠加在所述输出电压上的高频信号，并将所放大的信号发送到所述差动输出线中的一条线；第二电流源，将用于放大所述高频信号的电流馈送到所述第二晶体管；第一电容器，所述第一电容器由于所述高频信号在其中累积电荷，并根据电荷量来对经由所述第二晶体管流到所述一对差动输出线中的一条的电流进行控制；以及第二电容器，连接到所述输出电压线。

Description

调节器

相关申请的交叉引用

本申请基于并要求于2012年3月21日提交的日本专利申请NO.2012-064227的优先权权益，其全部内容通过引用并入本文。

技术领域

本文所描述的实施例大体上涉及在不执行开关操作的情况下进行DC电压调节的调节器（regulator）。

背景技术

当输入电压VIN与输出电压Vout之间的电压差很大时，通常采用使用电感器和开关晶体管来将存储在电感器中的磁能变换为DC电压的开关式调节器。然而，开关式调节器具有复杂的电路设计和显著的噪声电平。

当输入电压VIN与输出电压Vout之间的电压差很小时，通常采用具有简单的电路设计和低噪声电平的串联调节器。串联调节器不使用磁能，而是直接将输入电压VIN变换为输出电压Vout，从而产生显著的热损耗。此外，输入电压VIN和输出电压Vout之间的电压差与导电损耗之间存在比例关系。为了降低导电损耗，通常使用低压差（LDO）调节器，其是一种在电位差小至约0.1V时也能够工作的串联调节器。

近年来，随着在形成更精细的半导体集成电路器件和降低其操作电压中取得的进展，CPU和其它半导体器件的可容忍的电源电压范围变窄。然而，在操作期间，由这类器件引起的负载电流可以对应于它们的操作模式而显著变化，并因此即使在负载电流中急剧变化时，它们也通常需要输出电压变化至50mV或更低。

为了满足需求，需要更宽频带的低压差调节器。然而，对于常规低压差调节器而言，随着频带更宽，功耗上升。

发明内容

根据本文所公开的实施例，提供一种能够实现更宽频带而不增加功耗的调节器。

根据一个实施例，提供了一种调节器，其具有以下部分：差动电路，产生对应于基准电压和与输出电压有关的电压之间的电压差的比较信号；将电流供应到所述差动电路的第一电流源；第一晶体管，基于对应于所述比较信号的输入电压调节所述输出电压；与所述差动电路的一对差动输出线连接的第一电流镜电路；第二晶体管，放大叠加在所述输出电压上的高频信号并将其馈送至所述一对差动输出线的一条线；第二电流源，供应用于放大所述第二晶体管中的所述高频信号的电流；以及第一电容器，所述第一电容器由于所述高频信号在其中累积电荷，并根据电荷量来对经由所述第二晶体管流到所述一对差动输出线中的所述一条线的电流进行控制。

附图说明

图1是示出根据第一实施例的LDO调节器的内部构造的电路图；

图2是示出图1中所示的各个元件的内部构造的具体示例的电路图；

图3是示出根据第二实施例的LDO调节器的内部构造的电路图；

图4是示出根据第三实施例的LDO调节器的内部构造的电路图；

图5是示出根据第四实施例的LDO调节器的内部构造的电路图；

图6是示出根据第五实施例的LDO调节器的内部构造的电路图；

图7是示出与图6有关的变形示例的电路图；

图8是示出根据第六实施例的LDO调节器的内部构造的电路图；

图9是示出图8的变形LDO调节器的电路图；

图10是示出根据第七实施例的LDO调节器的内部构造的电路图；

图11是示出图10的变形LDO调节器的电路图；

图12是示出根据第八实施例的LDO调节器的电路图；

图13是示出图12的变形LDO调节器的电路图；

图14是示出根据第九实施例的LDO调节器的电路图；

图15是示出图6的变形LDO调节器的电路图；

图16是示出图8的变形LDO调节器的电路图；

图17是示出图15中所示的LDO调节器的宽带晶体管的导电类型是相反的，以使得输入电压线与接地线之间的电路的连接配置也是相反的情况的电路图；

图18是示出图16中所示的LDO调节器的宽带晶体管的导电类型是相反的，以使得输入电压线与接地线之间的电路的连接配置也是相反的情况的电路图。

具体实施方式

（实施例1）

图1是示出根据实施例1的低压差调节器（在下文中称作LDO调节器）的内部结构的电路图。图1中所示的LDO调节器1具有以下部分：差动电路2、第一电流镜电路3、相位补偿电路4、输出级晶体管5（第一晶体管）、分压电路6、宽带控制晶体管7（第二晶体管）、相位补偿电容器Ci1（第一电容器）、第一电流源8、第二电流源9以及输出电容器Cout（第二电容器）。

图2是示出图1中所示的差动电路2、第一电流镜电路3、相位补偿电路4、输出级晶体管5以及分压电路6的内部构造的具体示例的电路图。图2中所示的仅是示例，并且这些电路部件的内部构造并不限于图2中所示的构造。

如图2中所示，分压电路6具有串联连接在输出电压线Vout与接地线Vss之间的多个电阻器R1、R2，该输出电压线Vout输出该输出电压Vout。通过将输出电压Vout分压而获得的分压电压Vdiv从电阻器R1、R2之间输出。电阻器R1的两端与加速电容器Cs并联连接。

输出电容器Cout连接在输出电压线Vout与接地线Vss之间。对于相关技术中的LDO调节器1而言，为了使相位补偿，作为特定类型的输出电容器Cout，使用了具有电介质和电极的高损耗电阻分量的电容器（诸如钽电容器或电解电容器等），或者在许多情况下，作为从电容器分离的一部分的ESR（等效串联电阻器）与电容器串联连接。然而，根据本实施例，如稍后将会说明的，不必要由输出电容器Cout进行相位补偿，以使得可以使用陶瓷电容器。众所周知的是对于设置在陶瓷电容器内部的ESR，该陶瓷电容器具有很小的电阻值。根据本实施例，不必要将外部ESR附接到陶瓷电容器。

众所周知的是钽电容器和电解电容器十分危险，这是因为它们有火灾隐患。由于在这里可以使用没有火灾隐患的陶瓷电容器，所以能够提高LDO调节器的可靠性。

负载电阻器Rload与输出电容器Cout并联连接。假定负载电阻器Rload的电阻值根据负载的操作而变化。例如，当CPU作为负载连接时，取决于CPU的操作模式，可以存在负载电流的显著变化，使得负载电阻器Rload也相应地改变。根据本实施例，即使在负载电阻器Rload变化时，仍然可以抑制宽带上的输出电压Vout的变化。

差动电路2产生对应于基准电压Vref与分压电压Vdiv之间的电压差的比较信号。这里，差动电路2具有一对NMOS晶体管M1、M2，其中它们的源极具有共同的连接。基准电压Vref输入到NMOS晶体管M1的栅极，并且分压电压Vdiv输入到NMOS晶体管M2的栅极。第一电流镜电路3连接至NMOS晶体管M1、M2的漏极。如本文所使用的，将一对NMOS晶体管的漏极和第一电流镜电路3连接的信号线路称作一对差动输出线10。第一电流源8连接在NMOS晶体管M1、M2的源极与接地线Vss之间。

NMOS晶体管M1的栅极是差动电路2的反相输入端，而NMOS晶体管M2的栅极是差动电路2的非反相输入端。在本实施例中，将输入到差动电路2的反相输入端的分压电压Vdiv与输入到非反相输入端的基准电压相比较，将对应于它们之间的电压差的比较信号输入到输出级晶体管5的栅极，并且将输出电压Vout反馈控制。

宽带控制晶体管7和第二电流源9串联连接在一对差动输出线10中的一条与接地线Vss之间。更具体地，宽带控制晶体管7的漏极连接到差动输出线中的一条，并且其源极连接到第二电流源9的一端。另外，分压电压Vdiv输入到宽带控制晶体管7的栅极。因此，宽带控制晶体管7放大叠加在输出电压Vout上的高频信号，并将所获得的信号发送到一对差动输出线10中的一条。第二电流源9连接在宽带控制晶体管7的源极与接地线Vss之间，并且相位补偿电容器Ci1与第二电流源9并联连接。

由于叠加在输出电压Vout上的高频信号，相位补偿电容器Ci1累积电荷，并且根据所累积的电荷量来对经由宽带控制晶体管7在一对差动输出线10中的一条中流动的电流进行控制。

一对差动输出线10的另一条线连接到输出级晶体管5的栅极。输入电压VIN供应到输出级晶体管5的源极，且其漏极连接到输出电压线Vout。另外，相位补偿电路4连接在输出级晶体管5的源极与栅极之间。应当认识到该相位补偿电路4是可选的，且可省略。该相位补偿电路4具有串联连接的电容器Ci2和电阻器R3。

在下文中，将会说明图2中所示的LDO调节器1的操作。首先，将说明LDO调节器1的DC操作。在这里，差动电路2产生对应于基准电压Vref与输出电压Vout的分压电压Vdiv之间的电压差的比较信号。该比较信号输入到输出级晶体管5的栅极。将输入电压VIN馈送到输出级晶体管5的源极，且将输出电压Vout从漏极输出。因此，借助于比较信号，能够改变输出级晶体管5的漏极与源极之间的电阻。因此，能够借助于输入电压VIN控制输出电压Vout的电压电平。

例如，如果输出电压Vout的分压电压Vdiv高于基准电压Vref，输出级晶体管5的栅极电压变高，且输出级晶体管5（其为PMOS晶体管）的源极与漏极之间的电阻变高。因此，输出电压Vout和输出电压Vout的分压电压Vdiv变低。

在下文中，将说明LDO调节器1的AC操作。当由于负载的变化而导致高频信号叠加在输出电压Vout上时，电荷经由宽带控制晶体管7累积在相位补偿电容器Ci1中。这种电荷累积操作是即刻进行的。此外，加速电容器Cs连接到分压电路6中的电阻器R1的两端，使得叠加在输出电压Vout上的高频信号即刻传输到宽带控制晶体管7的栅极。

由于电荷累积在相位补偿电容器Ci1中，所以宽带控制晶体管7的漏极电流即刻上升，并且NMOS晶体管M2的漏极电流也上升。因为第一电流镜电路3连接到NMOS晶体管M1、M2的漏极（一对差动输出线），所以NMOS晶体管M2的漏极电流的增大导致了NMOS晶体管M1的漏极电流的增大。因此，输出级晶体管5的栅极电压下降，且输出级晶体管5的源极与漏极之间的电流上升，使得高频信号的增益增大。

因此，对于图2中所示的LDO调节器1而言，当高频信号叠加在输出电压Vout上时，进行控制以增大高频信号的增益。该控制可以非常快速地进行，从而可以实现更宽的频带。

在图2中所示的LDO调节器1中，在差动电路2中的一对晶体管M1、M2之中，仅反相输入侧上的一个晶体管M2与宽带控制晶体管7、第二电流源9以及相位补偿电容器Ci1连接，使得差动电路2具有非对称的电路配置。因此，当以相同大小形成一对晶体管M1、M2时，在输出电压Vout产生高偏移电压。

因此，为了偏移调节，优选于调节晶体管M1、M2的大小比，或者调节第一电流镜电路3中的一对晶体管M3、M4的大小比。

对于图2中所示的LDO调节器1，输出电容器Cout和相位补偿电容器Ci1均有连接到接地线Vss的一端。然而，将一端连接到接地线Vss是可选的；也可以采用将一端连接到具有低阻抗的稳定的电压线路的方案。

以这种方式，根据实施例1，因为宽带控制晶体管7、相位补偿电容器Ci1和第二电流源9设置在LDO调节器1中的差动电路2的反相输入侧上，所以叠加在输出电压Vout上的高频信号可以被即刻反馈，并且被放大到输出级晶体管5的栅极，从而可以对于LDO调节器1实现更宽的频带。

根据本实施例，通过调节宽带控制晶体管7、相位补偿电容器Ci1以及第二电流源9的各个元件参数，使得电路免于振荡的风险，能够在没有相位补偿电路4的情况下使用陶瓷电容器作为输出电容器Cout。虽然陶瓷电容器具有ESR对于相位补偿的效果小的问题，但是不必要由输出电容器Cout执行相位补偿，因为已设立的电路免于振荡的风险；另外，陶瓷电容器不会引起钽电容器和电解电容器所存在的火灾隐患，且其具有较少的纹波部件，使得其具有更好的可靠性和改进的电特性。此外，如上所述，由于可以省略相位补偿电路4，所以电路构造变得更加简单，还可以削减零件的成本。

（实施例2）

在下面将说明的实施例2中，作为特性特征，宽带控制晶体管7的栅极的连接目的地与实施例1不同。

图3是示出与实施例2有关的LDO调节器1的内部构造2的电路图。在图3中采用与以上在图2中的相同的附图标记，并且在下文中将仅说明不同的特征。

将图3中所示的LDO调节器1中的宽带控制晶体管7的栅极设定在输出电压Vout。

图2与图3之间的比较表明，对于图2中所示的方案，第二电流源9与宽带控制晶体管7的源极之间的电压和第一电流源8与差动电路2之间的电压具有更好的相对精度。另一方面，对于图3中所示的方案，存在可以将叠加在输出电压Vout上的高频信号直接传输到宽带控制晶体管7的栅极的效果。即，图2和图3中所示的方案具有各自的优点和缺点。

正如图2中所示，在图3中所示的LDO调节器1的情况下，为了调节偏移，优选的是改变晶体管M1、M2的大小比，或者改变第一电流镜电路3中的一对晶体管M3、M4的大小比。

在图3中所示的LDO调节器1中，代替将输出电容器Cout和相位补偿电容器Ci1中的每一个的一端连接到接地线Vss，也可以将它们连接到具有低阻抗的稳定的电压线路。而且，也可以省略相位补偿电路4。

（实施例3）

下面将要说明的实施例3所具有的特性特征为：差动电路2的反相输入侧和非反相输入侧具有对称配置。

图4是示出根据实施例3的LDO调节器1的内部构造的电路图。当引用相同特征时，在图4中使用了与以上图2中相同的附图标记，并且下面将仅说明不同的特征。

图4中所示的LDO调节器1具有第三电流源11，其连接在差动电路2中的NMOS晶体管M1的漏极与接地线Vss之间。

由于对称的配置，优选的是第三电流源11具有与第二电流源9相同的电特性。因此，可以具有第三电流源11与NMOS晶体管M1的漏极之间的电压、第二电流源9与宽带控制晶体管7的源极之间的线路的电压、以及第一电流源8与彼此相对一致的NMOS晶体管M1、M2的源极之间的线路的电压。因此，第一电流源8、第二电流源9和第三电流源11可以具有高的相对精度。另外，由于提高了差动电路2的对称性，所以能够减小输出电压Vout的偏移电压。

在图4中所示的LDO调节器1中，代替将输出电容器Cout和相位补偿电容器Ci1中的每一个的一端连接到接地线Vss，也可以采用将它们连接到具有低阻抗的稳定的电压线路的方案。而且，可以省略相位补偿电路4。

如图4中所示，将第三电流源11添加到图2中所示的LDO调节器1。然而，也可以采用将第三电流源11添加到图3中所示的LDO调节器1以形成对称配置的方案。

（实施例4）

在下面将要说明的实施例4中，将与宽带控制晶体管7相同的晶体管也设置在差动电路2的非反相输入侧上，并且减小了输出电压Vout的偏移电压。

图5是示出根据实施例4的LDO调节器1的内部构造的电路图。对于图5中所示的LDO调节器1而言，除了图4中所示的构造以外，它还具有连接在第三电流源11与NMOS晶体管M1的漏极之间的NMOS晶体管12。NMOS晶体管12的漏极连接到NMOS晶体管M1的漏极，并且NMOS晶体管12的源极连接到第三电流源11。将NMOS晶体管12的栅极设定在基准电压Vref，并且将其也连接到NMOS晶体管M1的栅极。

因为NMOS晶体管12的栅极电压处于基准电压Vref，所以源极电压也变为对应于基准电压Vref的电压，并且对于第三电流源11与NMOS晶体管12之间的连接线路的电压可以实现恒定电压。因此，可以提高差动电路2的对称性，并且可以减小输出电压Vout的偏移电压。

对于图5中所示的LDO调节器1，优选的是第二电流源9和第三电流源11具有相同的电特性，并且宽带控制晶体管7和NMOS晶体管12也具有相同的电特性。

另外，在图5中所示的LDO调节器1中，代替将输出电容器Cout和相位补偿电容器Ci1中的每一个的一端连接到接地线Vss，也可以采用将它们连接到具有低阻抗的稳定的电压线路的方案。而且，可以省略相位补偿电路4。

如图5中所示，将NMOS晶体管12添加到图4中所示的LDO调节器1。然而，也可以采用将第三电流源11和NMOS晶体管12添加到LDO调节器1以具有图3中所示的对称配置的方案。

（实施例5）

在下面将要说明的实施例5中，可以执行相位裕度的微调。

图6是示出根据实施例5的LDO调节器1的内部构造的电路图。当引用相同的特征时，在图6中使用与以上图5中相同的附图标记，并且在下文中将仅说明不同的特征。

在图6中所示的LDO调节器1中，除了图5中所示的构造以外，还具有连接在宽带控制晶体管7的栅极与NMOS晶体管12的源极之间的相位补偿电容器Ci3（第三电容器）。相位补偿电容器Ci3的电容应当选择为比相位补偿电容器Ci1的电容小得多，诸如比相位补偿电容器Ci1的电容值小两个或两个以上数量级的电容值。通过设置相位补偿电容器Ci3，可以执行相位裕度的微调。

图7是示出图6的变形电路的电路图。在这里，相位补偿电容器Ci3的一端连接到NMOS晶体管12的漏极而不是其源极。正如图6中所示，在图7的情况下，通过设置相位补偿电容器Ci3，也可以执行相位裕度的微调。

对于图6和图7中所示的LDO调节器1，优选的是第二电流源9和第三电流源11具有相同的电特性，并且宽带控制晶体管7和NMOS晶体管12具有相同的电特性。此外，代替将输出电容器Cout和相位补偿电容器Ci1中的每一个的一端连接到接地线Vss，也可以采用将它们连接到具有低阻抗的稳定的电压线路的方案。而且，可以省略相位补偿电路4。

如图6和图7中所示，将相位补偿电容器Ci3添加到图5中所示的LDO调节器1。然而，还可以采用将用于相位裕度的微调的相位补偿电容器Ci3添加到所有的具有第三电流源11的LDO调节器1。

（实施例6）

在下面将要说明的实施例6中，差动电路2具有折叠级联（foldedcascade）型配置。

在图1至图7中所示的LDO调节器1中，作为示例，差动电路2包括一对NMOS晶体管M1、M2。然而，当输入电压VIN变得低至1.5V或更低时，基准电压Vref也减小，使得在差动电路2中无法使用NMOS晶体管。在这种情况下，可以采用差动电路2具有折叠级联型构造的构造，在该折叠级联型构造中，设置了一对PMOS晶体管M1、M2。

图8是示出根据实施例6的LDO调节器1的内部构造的电路图。当引用相同的特征时，在图8中使用与以上图7中相同的附图标记，并且在下文中将仅说明不同的特征。

图8中所示的LDO调节器1中的差动电路2具有折叠级联型的构造，并且其具有一对PMOS晶体管M1、M2。包括一对NMOS晶体管M5、M6的第二电流镜电路21连接在差动电路2与包括一对PMOS晶体管M3、M4的第一电流镜电路3之间。第二电流镜电路21的一对差动输出线10连接到第四电流源22和第五电流源23。

宽带控制晶体管7和第二电流源9串联连接在一对差动输出线10中的一条线与接地线Vss之间，该对差动输出线10在第一电流镜电路3与第二电流镜电路21之间，并且相位补偿电容器Ci1与第二电流源9并联连接。

NMOS晶体管12和第三电流源11串联连接在一对差动输出线10中的另一条线与接地线Vss之间。用于相位裕度的微调的相位补偿电容器Ci1连接在NMOS晶体管12的漏极与输出电压线Vout之间。

因为将一对PMOS晶体管M1、M2设置在差动电路2中，所以即使当基准电压Vref是约1.2V的恒定电压时，也仍然能够执行没有问题的比较操作，并且能够产生作为输出电压线Vout的低电压。

第二电流源至第五电流源9、11、22和23中的每一个的一端、相位补偿电容器Ci1的一端、分压电路6的一端以及输出电容器Cout的一端均连接到接地线Vss。此外，第一电流源8的一端、第一电流镜电路3的一端、相位补偿电路4的一端以及输出级晶体管5的源极均连接到输入电压VIN。

图9是示出图8的变形式例的电路图。图9中所示的LDO调节器1具有的特性特征为：用于相位裕度的微调的相位补偿电容器Ci1的一端连接到NMOS晶体管12的源极而不是其漏极。

正如图8中所示，对于图9中所示的LDO调节器1而言，因为其具有折叠级联型构造，所以即使当输入电压VIN是低电压时也能够执行稳定的操作。

对于图8和图9中所示的LDO调节器1而言，优选的是第二电流源9和第三电流源11具有相同的电特性，第四电流源22和第五电流源23具有相同的电特性，并且宽带控制晶体管7和NMOS晶体管12具有相同的电特性。此外，代替将输出电容器Cout和相位补偿电容器Ci1中的每一个的一端连接到接地线Vss，也可以将它们连接到具有低阻抗的稳定的电压线路。而且，可以省略相位补偿电路4。

图8和图9中所示的LDO调节器1具有用于相位裕度的微调的相位补偿电容器Ci3。然而，也可以将其省略。

（实施例7）

在下面将要说明的实施例7中，LDO调节器1中的晶体管的导电类型与实施例1至6中的导电类型是相反的，并且电路连接配置也是相反的。

图10是示出根据实施例7的LDO调节器1的内部构造的电路图。将图10中所示的LDO调节器1中的晶体管的导电类型与图6中所示的LDO调节器1中的晶体管的导电类型是相反的。此外，输入电压线VIN与接地线Vss之间的电路的连接配置也是相反的。尽管对于图10中的晶体管与图6中的晶体管而言导电类型应当是相反的，但是在图10中也采用与图6中所示的晶体管相同的附图标记。

在图10中所示的LDO调节器1中，第一至第三电流源8、9、11中的每一个的一端、相位补偿电容器Ci1的一端、分压电路6的一端、输出电容器Cout的一端以及负载电阻器Rload的一端均连接到输入电压线VIN。此外，包括一对NMOS晶体管M1、M2的第一电流镜电路3的一端、相位补偿电路4的一端以及输出级晶体管5的源极均连接到接地线Vss。

此外，图10中所示的LDO调节器1具有以下部分：包括一对PMOS晶体管M1、M2的差动电路2、由PMOS晶体管制成的宽带控制晶体管7、并联连接在宽带控制晶体管7的源极与输入电压线VIN之间的第二电流源9和相位补偿电容器Ci1、连接到宽带控制晶体管7的对称位置的PMOS晶体管12、连接在晶体管12的源极和输入电压线VIN之间的第三电流源11、以及用于相位裕度的微调的相位补偿电容器Ci1。

图11是示出图10的变形示例的电路图。其具有折叠级联型的差动电路2。对于图11中所示的LDO调节器1而言，晶体管的导电类型与图8中所示的LDO调节器1中的晶体管的导电类型相反，并且电路的连接配置也是相反的。

对于图11中所示的LDO调节器1，第二至第五电流源9、11、22、23中的每一个的一端、分压电路6的一端以及输出电容器Cout的一端均连接到输入电压线VIN。此外，第一电流源8的一端、包括一对NMOS晶体管M3、M4的第一电流镜电路3的一端、相位补偿电容器Ci1的一端以及相位补偿电路4的一端连接到接地线Vss。

图11中所示的LDO调节器1具有以下部分：包括一对NMOS晶体管M1、M2的差动电路2、连接在差动电路2与接地线Vss之间的第一电流源8、包括连接到差动电路2的一对差动输出线10的一对PMOS晶体管M5、M6的第二电流镜电路21、包括连接到第二电流镜电路21的一对NMOS晶体管M3、M4的第一电流镜电路3、串联连接在输入电压线VIN与PMOS晶体管M6的漏极之间的第二电流源9和宽带控制晶体管7、连接在宽带控制晶体管7的源极与接地线Vss之间的相位补偿电容器Ci1、以及串联连接在输入电压线VIN与PMOS晶体管M5的漏极之间的第三电流源11和PMOS晶体管12。

对于图10和图11中所示的LDO调节器1而言，优选的是第二电流源9和第三电流源11具有相同的电特性，并且宽带控制晶体管7和NMOS晶体管12具有相同的电特性。代替将输出电容器Cout和相位补偿电容器Ci1中的每一个的一端连接到接地线Vss，也可以采用将它们连接到具有低阻抗的稳定的电压线路的方案。而且，可以省略相位补偿电路4。

如图10中所示，宽带控制晶体管7的栅极可以连接到输出电压Vout。而且，在图10中，可以省略PMOS晶体管12。而且，在图10中，还可以省略PMOS晶体管12和第三电流源11。另外，在图10和图11中，还可以省略相位补偿电容器Ci3。

（实施例8）

在下面将要说明的实施例8中，LDO调节器1的低电压侧上的基准电压处于负电压电平。

图12是示出根据实施例8的LDO调节器1的电路图。图12中所示的LDO调节器1具有与图2中所示的电路构造类似的电路构造。然而，在低电压侧上的基准电压不是接地电压；而是负电压（=-VIN2）。

对于图12中所示的LDO调节器1而言，将两种输入电压VIN1、VIN2输入到该LDO调节器1。在这两种输入电压VIN1、VIN2之中，一个成为较高电压侧上的输入电压线VIN1，而另一个成为较低电压侧上的输入电压线（=-VIN2）。

第一电流源8连接在包括一对NMOS晶体管M1、M2的差动电路2与负侧输入电压线（=-VIN2）之间。宽带控制晶体管7和第二电流源9串联连接在NMOS晶体管M2的漏极与负侧输入电压线（=-VIN2）之间。另外，分压电路6和负载电阻器Rload并联连接在输出电压线Vout与负侧输入电压线（=-VIN2）之间。而且，相位补偿电容器Ci1连接在宽带控制晶体管7的源极与NMOS晶体管M1的栅极之间。

图13是示出相对于图12中所示的电路图的变形示例的电路图。图13中所示的LDO调节器1与图12中所示的LDO调节器1的不同之处在于：相位补偿电容器Ci1的一端连接到正侧输入电压线VIN1，而并非宽带控制晶体管6的栅极；同时，将正侧输入电压线VIN1设定在接地电压电平。

图13中所示的LDO调节器1的负侧输入电压线的电压电平处于-(VIN1+VIN2)，并可以在低于图12中的电压的电压下进行操作。

图12和图13中所示的LDO调节器1以相同的方式工作，并除了将负侧输入电压线的电压电平设定在低于接地电压的负电压以外，具有与图2中所示的LDO调节器1相同的效果。

对于图12和图13中所示的LDO调节器1而言，也可以将输出电容器Cout和相位补偿电容器Ci1的负侧电极的电压连接到具有低阻抗的稳定的电压线路，而不是设定在图12和图13中所示的电压。而且，可以省略相位补偿电路4。

在图12和图13中，宽带控制晶体管7的栅极可以连接到输出电压线Vout。在图12和图13中，可以添加第三电流源11以形成正如图4中所示的对称构造。而且，为了进一步提高对称性，可以添加正如图5中所示的NMOS晶体管12。另外，如图12和图13中所示，还可以添加如图6和图7中所示的相位补偿电容器Ci3。

（实施例9）

在下面将要说明的实施例9中，宽带控制晶体管7的导电类型与实施例1中的导电类型是相反的。

图14是示出根据实施例9的LDO调节器1的电路图。不同于图2中所示的LDO调节器1，图14中所示的LDO调节器1具有宽带控制晶体管7、第二电流源9和相位补偿电容器Ci1的不同连接构造。图14中所示的宽带控制晶体管7是PMOS晶体管；第二电流源9连接在其源极与输入电压线VIN之间，并且相位补偿电容器Ci1连接在其源极与接地线Vss之间。

以此方式，即使当宽带控制晶体管7由PMOS晶体管制成时，也可以实现与图2中相同的形成更宽频带的效果。

正如图2中，在图14中所示的LDO调节器1的情况下，为了调节偏移，优选的是改变晶体管M1、M2的大小比或电流镜电路3中的一对晶体管M3、M4的大小比。

而且，对于图14中所示的LDO调节器1而言，代替将输出电容器Cout和相位补偿电容器Ci1的一端连接到接地线Vss，也可以将它们连接到具有低阻抗的稳定的电压线路。而且，可以省略相位补偿电路4。

类似地，在前述实施例中说明的由NMOS晶体管制成的宽带控制晶体管6可由PMOS晶体管取代。

图15是示出相对于图6的变形示例的电路图。图15中所示的LDO调节器1具有以下部分：并联连接在输入电压线VIN与NMOS晶体管M2的栅极之间的第二电流源9和宽带控制晶体管7、串联连接在输入电压线VIN与NMOS晶体管M1的栅极之间的第三电流源11和PMOS晶体管12、以及连接在NMOS晶体管M1的漏极与NMOS晶体管M2的栅极之间的相位补偿电容器Ci1。宽带控制晶体管7的栅极连接到NMOS晶体管M2的栅极，并且PMOS晶体管12的栅极连接到NMOS晶体管M1的栅极。

对于图15中所示的LDO调节器1而言，优选的是第二电流源9和第三电流源11具有相同的电特性，并且宽带控制晶体管7和PMOS晶体管12具有相同的电特性。此外，代替将输出电容器Cout和相位补偿电容器Ci1中的每一个的一端连接到接地线Vss，也可以将它们连接到具有低阻抗的稳定的电压线路。而且，可以省略相位补偿电路4。

如图14和图15中所示，宽带控制晶体管7的栅极也可以连接到输出电压线Vout。另外，如图15中所示，可以省略PMOS晶体管12。另外，如图15中所示，相位补偿电容器Ci3的连接位置并不限于图中所示的位置，并且可以将相位补偿电容器Ci3添加在图14中。

图16是示出相对于图8的变形示例的电路图。图16中所示的LDO调节器1具有折叠级联型的构造。第二电流源9和宽带控制晶体管7串联连接在输入电压线VIN与PMOS晶体管M4的漏极之间。第三电流源11和PMOS晶体管12串联连接在输入电压线VIN与PMOS晶体管M3的漏极之间。相位补偿电容器Ci1连接在宽带控制晶体管7的源极与接地线Vss之间。相位补偿电容器Ci3连接在PMOS晶体管M3的漏极与宽带控制晶体管7的栅极之间。

在图16中所示的LDO调节器1中，优选的是第二电流源9和第三电流源11具有相同的电特性，第四电流源22和第五电流源23具有相同的电特性，并且宽带控制晶体管7和NMOS晶体管12具有相同的电特性。此外，代替将输出电容器Cout和相位补偿电容器Ci1中的每一个的一端连接到接地线Vss，也可以将它们连接到具有低阻抗的稳定的电压线路。而且，可以省略相位补偿电路4。

在下面示出的图17和图18中所示的LDO调节器1中，导电类型与图15和图16中所示的LDO调节器1的宽带控制晶体管7的导电类型是相反的，并且在输入电压线VIN与接地线Vss之间的连接配置也是相反的。

在图17中所示的LDO调节器1中，存在以下部分：串联连接在接地线Vss与差动电路2中的PMOS晶体管M2的漏极之间的宽带控制晶体管7和第二电流源9、连接在宽带控制晶体管7的栅极与接地线Vss之间的相位补偿电容器Ci1、串联连接在PMOS晶体管M1的漏极与接地线Vss之间的NMOS晶体管12和第三电流源11、以及连接在NMOS晶体管12的漏极与宽带控制晶体管7的栅极之间的相位补偿电容器Ci3。

对于图17中所示的LDO调节器1而言，优选的是第二电流源9和第三电流源11具有相同的电特性，并且宽带控制晶体管7和PMOS晶体管具有相同的电特性。另外，代替将输出电容器Cout和相位补偿电容器Ci1中的每一个的一端连接到输入电压线VIN或接地线Vss，也可以将它们连接到具有低阻抗的稳定的电压线路。而且，可以省略相位补偿电路4。

图18中所示的LDO调节器1具有以下部分：串联连接在接地线Vss与第二电流镜电路21中的NMOS晶体管M4的漏极之间的宽带控制晶体管7和第二电流源9、与第二电流源9并联连接的相位补偿电容器Ci1、串联连接在NMOS晶体管M3的漏极与接地线Vss之间的NMOS晶体管12和第三电流源11、以及连接在NMOS晶体管12的漏极与宽带控制晶体管7的栅极之间的相位补偿电容器Ci3。

对于图18中所示的LDO调节器1而言，优选的是第二电流源9和第三电流源11具有相同的电特性，第四电流源22和第五电流源23具有相同的电特性，并且宽带控制晶体管7和NMOS晶体管12具有相同的电特性。另外，代替将输出电容器Cout和相位补偿电容器Ci1中的每一个的一端连接到输入电压线VIN或接地线Vss，也可以将它们连接到具有低阻抗的稳定的电压线路。而且，可以省略相位补偿电路4。

如图17中所示，可以省略PMOS晶体管12。而且，还可以省略第三电流源11。而且，如图17中所示，宽带控制晶体管7的栅极可以连接到输出电压线Vout。而且，如图16至18中所示，可以省略相位补偿电容器Ci3。而且，相位补偿电容器Ci3的连接位置并不限于图中所示的位置。

如在前述实施例2至9中，正如在实施例1中，因为存在宽带控制晶体管7、第二电流源9和相位补偿电容器Ci1，所以能够即刻放大叠加在输出电压Vout上的高频信号，能够实现更宽的频带，并且可以使用陶瓷电容器来作为输出电容器Cout。

在前述实施例中，已对所有晶体管都是形成在芯片上的MOS晶体管的示例作出了说明。在可替换的实施例中，也可以使用双极晶体管。

对于根据各个实施例的LDO调节器1而言，其可以结合进行开关操作的开关式调节器（含有DC-DC转换器）来采用。即，在通过开关式调节器进行DC电压转换以增大或减小电压之后，在LDO调节器1中，产生了具有输入/输出电压之间的小电压差的输出电压Vout，并且诸如CPU等具有显著的负载电流变化的负载可以连接到其上。

在前述实施例中，将通过由分压电路6对输出电压Vout进行分压而获得的分压电压Vdiv反馈到差动电路2。然而，分压电路6并非必要的构造，并且还可以将输出电压Vout直接反馈到差动电路2。在此情况下，将输出电压Vout输入到差动电路2中的晶体管M2和宽带控制晶体管7的栅极。即，也可以采用将与输出电压Vout有关的电压施加在差动电路2中的晶体管M2和宽带控制晶体管7的各个栅极上的方案。

虽然已描述了特定的实施例，然而这些实施例仅通过示例的方式来提出，而并不旨在限制本发明的范围。事实上，本文描述的新颖的实施例可通过各种其它的方式来实现；而且，可以以本文描述的实施例形式做出各种省略、代替和改变而不背离本发明的精神。所附权利要求及其等同体旨在覆盖将落入本发明的范围和精神的这样的形式和修改。

Claims (23)

1.一种调节器，包括：

差动电路，其被配置为基于施加于该差动电路的基准电压和与所述调节器的输出电压相关的电压之间的电压差产生比较信号；

第一电流源，其将电流供应到所述差动电路；

第一晶体管，其基于对应于所述比较信号的电压来调节所述输出电压；

第一电流镜电路，其与所述差动电路的一对差动输出线连接，所述差动输出线包括第一条线和第二条线，所述第一条线连接到所述第一晶体管的栅极；

第二晶体管，其放大叠加在所述输出电压上的高频信号，并将所述高频信号馈送到所述差动电路的所述第二条线；

第二电流源，其供应用于放大所述第二晶体管中的所述高频信号的电流；以及

第一电容器，所述第一电容器由于所述高频信号在其中累积电荷，并根据所累积的电荷量来对经由所述第二晶体管流到所述差动电路的所述第二条线的电流进行控制。

2.根据权利要求1所述的调节器，其中：

所述第一电流镜电路将与馈送至所述差动电路的所述第二条线的所述高频信号相对应的高频信号发送到所述差动电路的所述第一条线。

3.根据权利要求1所述的调节器，还包括：

分压电路，其产生所述输出电压的分压电压；并且

将所述分压电压或所述输出电压输入到所述第二晶体管的栅极。

4.根据权利要求1所述的调节器，还包括：

第三电流源，用于将电流馈送至所述差动电路的所述第一条线。

5.根据权利要求4所述的调节器，还包括：

第三晶体管，其连接在所述差动电路的所述第一条线与所述第三电流源的一端之间，并且所述第三晶体管的栅极被输入基准电压以将在所述第三电流源的一端处的电压设定在恒定电压。

6.根据权利要求5所述的调节器，还包括：

第三电容器，所述第三电容器的一端连接到所述第三电流源的一端，并且所述第三电容器的另一端连接到所述第二晶体管的栅极，其中，所述第三电容器的电容比所述第一电容器的电容小两个或两个以上的数量级。

7.根据权利要求5所述的调节器，还包括：

第三电容器，所述第三电容器的一端连接到所述差动电路的所述第一条线，并且所述第三电容器的另一端连接到所述第二晶体管的栅极，

其中，所述第三电容器的电容比所述第一电容器的电容小两个或两个以上的数量级。

8.根据权利要求1所述的调节器，其中：

所述第一电容器的电容大于所述第一晶体管的栅极电容的1/10。

9.根据权利要求1所述的调节器，还包括：

陶瓷电容器，其连接到输出电压线，由所述输出电压线输出所述输出电压。

10.根据权利要求1所述的调节器，还包括：

第二电流镜电路，其插入在所述差动电路与所述第一电流镜电路之间的所述一对差动输出线中，

其中，所述第二晶体管与所述第二电流源串联连接在所述差动电路的所述第二条线上的一点与基准电压线之间，该点处于所述第一电流镜电路与所述第二电流镜电路之间。

11.根据权利要求1所述的调节器，还包括：

相位补偿电路，其连接在输入电压线与所述第一晶体管的栅极之间，由所述输入电压线供应所述输入电压。

12.根据权利要求1所述的调节器，其中：

所述第一电流源和所述第二电流源以及第一电容器中的每一个的一端均连接到接地线，所述第一电容器连接到输出电压线，由所述输出电压线输出所述输出电压；并且

所述第一晶体管和所述第一电流镜电路中的每一个的一端连接到输入电压线，由所述输入电压线供应所述输入电压。

13.根据权利要求1所述的调节器，其中：

所述第一电流源和所述第二电流源以及第一电容器中的每一个的一端连接到负电压线，所述第一电容器连接到输出电压线，由所述输出电压线输出所述输出电压；并且

所述第一晶体管和所述第一电流镜电路中的每一个的一端连接到输入电压线，由所述输入电压线供应所述输入电压。

14.根据权利要求1所述的调节器，其中：

所述第一电流源和所述第二电流源以及第一电容器中的每一个的一端连接到输入电压线，由所述输入电压线供应所述输入电压，所述第一电容器连接到输出电压线，由所述输出电压线输出所述输出电压；并且

所述第一晶体管和所述第一电流镜电路中的每一个的一端连接到接地线。

15.一种调节器，包括：

差动电路，其被配置为基于施加于所述差动电路的基准电压和与所述调节器的输出电压相关的电压之间的电压差来产生比较信号；

第一电流源，其将电流供应到所述差动电路；

第一晶体管，其基于对应于所述比较信号的电压来调节所述输出电压；

第一电流镜电路，其与所述差动电路的一对差动输出线连接，所述差动输出线包括第一条线和第二条线，所述第一条线连接到所述第一晶体管的栅极；

第二晶体管，其放大叠加在所述输出电压上的高频信号，并将所述高频信号馈送到所述差动电路的所述第二条线；

第二电流源，其供应用于放大所述第二晶体管中的所述高频信号的电流；以及

第一电容器，其与所述第二电流源并联连接，所述第二电流源在所述第二晶体管与规定的电压线之间；以及

陶瓷电容器，其连接在输出电压线与所述规定的电压线之间，由所述输出电压线输出所述输出电压。

16.根据权利要求15所述的调节器，还包括：

分压电路，其产生所述输出电压的分压电压；并且

将所述分压电压或所述输出电压输入到所述第二晶体管的栅极。

17.根据权利要求16所述的调节器，还包括：

第三电流源，其用于将电流馈送至所述差动电路的所述第一条线。

18.根据权利要求17所述的调节器，还包括：

第三晶体管，其连接在所述差动电路的所述第一条线与所述第三电流源的一端之间，并且所述第三晶体管的栅极被输入基准电压以将在所述第三电流源的一端处的电压设定在恒定电压。

19.根据权利要求15所述的调节器，其中，所述差动电路包括一对NMOS晶体管。

20.根据权利要求15所述的调节器，其中，将所述第二晶体管、所述第一电容器以及所述第二电流源的参数设定为减小所述输出电压中的振荡。

21.一种调节器，包括：

差动电路，其被配置为基于施加于该差动电路的基准电压和与所述调节器的输出电压相关的分压电压之间的电压差产生比较信号；

第一电流源，其将电流供应到所述差动电路；

第一晶体管，其基于对应于所述比较信号的电压来调节所述输出电压；

第一电流镜电路，其与所述差动电路的一对差动输出线连接，所述差动输出线包括第一条线和第二条线，所述第一条线连接到所述第一晶体管的栅极；

分压电路，其配置为产生与所述输出电压相关的所述分压电压；

彼此并联连接的第一电容器和第二电流源；

第二晶体管，其具有被供应有所述分压电压和所述输出电压之一的栅极，所述分压电压或所述输出电压的电平确定是否电流从所述差动电路的所述第二条线通过所述第二晶体管供应到所述第一电容器和所述第二电流源。

22.根据权利要求21所述的调节器，其中

所述差动电路包括一对晶体管，在所述一对晶体管中的源极共同连接；并且

所述一对晶体管中的一个包括栅极和漏极，所述栅极供应有所述分压电压，所述漏极连接到所述第二晶体管的漏极。

23.根据权利要求21所述的调节器，其中

所述第二晶体管根据叠加在所述输出电压上的高频信号来控制在所述差动电路的所述第二条线中的电流电平；

所述第一电流镜电路相对于所述差动电路的所述第二条线中的电流电平来控制所述差动电路的所述第一条线中的电流电平；以及

所述第一晶体管根据所述差动电路的所述第二条线的电压来调节所述输出电压。