CN1713521A - 差动放大器以及用于控制差动放大器的基底偏压的方法 - Google Patents

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Abstract

本发明是关于一种低压差动放大器电路以及能够调节输入电平增加范围的偏压控制技术，其中通过使用基底偏压来控制N沟道差动输入晶体管的阈值电压，以便允许较宽范围的输入信号电平。差动放大器能够低压操作之外，进一步公开一种基于放大器的输出电平，来控制差动放大器的输入晶体管的基底偏压的技术，其中引入一个附加的偏压电流，该电流能够使得上拉电流增加而不增加下拉电流。

Description

差动放大器以及用于控制差动放大器的基底偏压的方法
技术领域
本发明涉及一种差动放大器，特别是涉及一种适用于低压操作的差动放大器电路以及一种能够调节输入电平的增加范围的差动放大器以及用于控制差动放大器的基底偏压的方法。
背景技术
差动放大器用于放大，并且产生一作为两个差动或互补的输入信号之间差值的函数的输出信号，从而当本身可拒绝差动输入线上一般的噪声，而能够检测相对弱的信号电平。在这点上，传统的集成电路差动放大器设计包括提供具有电流镜(current mirror)负载的输入晶体管的差动对，该输入晶体管的差动对耦接到电流源以便提供一个单一输出信号回应。然而，当晶体管尺寸和电源电平趋向减少时，就不能获得所述传统电路设计的理想的操作特性，并且电路的功能性对晶体管参数、温度以及工作电压日益依赖性以致于达到非常重要的程度。
由此可见，上述现有的差动放大器仍存在有诸多的缺陷，而亟待加以进一步改进。为了解决差动放大器存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。
有鉴于上述现有的差动放大器存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，积极加以研究创新，以期创设一种新型的低压差动放大器电路以及能够调节输入电平增加范围的偏压控制技术，能够改进一般现有的差动放大器，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的差动放大器存在的缺陷，而提供一种新的差动放大器，所要解决的技术问题是使其能获得电路设计的理想的操作特性，从而更加适于实用，且具有产业上的利用价值。
本发明的另一目的在于，提供一种用于控制差动放大器的基底偏压的方法，所要解决的技术问题是使其能使差动放大器获得电路设计的理想的操作特性，从而更加适于实用。
本发明的再一目的在于，提供一种基底偏压产生电路，所要解决的技术问题是使其包括上述的差动放大器，其能够获得电路设计的理想的操作特性，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种差动放大器，在其输出上提供回应于施加于此的差动输入信号的基本对称的电压传输，该放大器包括：电流镜，耦接到电源电压源；差动对，用于接收耦接于所述电流镜的所述差动输入信号并且定义其之间的输出；电流源，用于将所述差动对耦接到参考电压源；电流路径，耦接于所述电流镜的公共控制节点与所述参考电压源之间；以及偏压信号产生器，具有一个选择性地将偏压信号耦接到所述差动对的输出。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的差动放大器，其中所述的偏压产生器进一步包括一个用于选择性地将偏压信号耦接到所述电流路径的输出。
前述的差动放大器，其中所述的偏压产生器进一步包括一个电源节约电路。
前述的差动放大器，其中所述的偏压产生器回应于采样间隔以便提供偏压信号。
前述的差动放大器，其中所述的采样间隔小于自更新模式的时间间隔。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种差动放大器，其包括：电流镜，包括具有第一、第二和控制端的第一和第二晶体管，所述电流镜耦接到电源电压源；差动对，包括具有第一、第二、控制以及基底端的第三和第四晶体管；所述差动对耦接到所述电流镜；电流源，包括具有第一、第二以及控制端的第五晶体管，所述电流源耦接到所述差动对和参考电压源；电流路径，耦接于所述电流镜的公共控制端与所述参考电压源之间；以及控制电路，耦接到所述第三和第四晶体管的所述基底端以便选择性控制它们的阈值电压。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的差动放大器，其中所述的控制电路进一步包括一个耦接于所述电流路径的输出。
前述的差动放大器，其中所述的控制电路进一步包括一个电源节约电路。
前述的差动放大器，其中所述的控制电路回应于采样间隔以便提供偏压信号。
前述的差动放大器，其中所述的采样间隔小于自更新模式的时间间隔。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种用于控制差动放大器的基底偏压的方法，其包括：感测所述差动放大器的所述输出上的信号电平；以及基于所述被感测的信号电平，来选择性控制所述差动对的基底偏压。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的用于控制差动放大器的基底偏压的方法，其进一步包括：将一个附加的偏压电流路径提供给所述第一和第二差动对以便使得上拉电流增加而基本上不增加相应的下拉电流。
前述的用于控制差动放大器的基底偏压的方法，其进一步包括：选择性控制所述附加的偏压电流路径的基底偏压。
前述的用于控制差动放大器的基底偏压的方法，其进一步包括：在第一操作模式期间，将控制电路提供给基底偏压控制，并且在第二操作模式中，关闭所述控制电路。
前述的用于控制差动放大器的基底偏压的方法，其中所述的控制电路回应于采样间隔以便提供偏压信号。
前述的用于控制差动放大器的基底偏压的方法，其中所述的采样间隔小于自更新模式的时间间隔。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种差动放大器，其包括：电流镜，包括具有第一、第二和控制端的第一和第二晶体管，所述电流镜耦接到电源电压源；差动对，包括具有第一、第二、控制以及基底端的第三和第四晶体管；所述差动对耦接到所述电流镜；电流源，包括具有第一、第二以及控制端的第五晶体管，所述电流源耦接到所述差动对和参考电压源；以及控制电路，耦接到所述第三和第四晶体管的所述基底端，以便选择性控制它们的阈值电压。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种基底偏压产生电路，其包括：差动放大器；以及耦接到所述差动放大器的切换电路，具有一个用于接收时间信号的输入和一个用于提供开关基底偏压信号的输出。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的基底偏压产生器电路，其进一步包括一个电源节约电路。
前述的基底偏压产生器电路，其中所述的时间信号小于自更新模式的时间间隔。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，为了达到前述发明目的，本发明的主要技术内容如下：
本发明提出一种低压差动放大器电路以及能够调节输入电平增加范围的偏压控制技术，
根据本发明，公开一种低压差动放大器电路以及一种能够调节输入信号的增加范围的偏压控制技术。
在其中的一个特殊实施例中，所公开的发明是一种差动放大器，该差动放大器在其输出端提供基本对称的电压转换以回应于提供于此的差动输入信号。所述放大器包括一耦接到电源电压源的电流镜；一差动对，用于接收耦接到电流镜的输入信号并且限定其间的输出；一电流源，用于将差动对耦接到参考电压源；以及一电路路径，耦接于电流镜和参考电压源之间。
在其另一实施例中，所公开的发明提供一种差动放大器，该差动放大器包括：一电流镜，该电流镜包括具有第一、第二以及控制端的第一和第二晶体管，其中电流镜耦接到电源电压源；一差动对，该差动对包括具有第一、第二、控制以及基底端的第三和第四晶体管，所述差动对耦接到电流镜；一电流源，包括具有第一、第二以及控制端的第五晶体管，所述电流源耦接到差动对和参考电源电压源；以及一个控制电路，其耦接到第三和第四晶体管的基底端以用于控制它们的阈值电压。
特别是，在此公开一种特别适合于低压操作的差动放大器，该放大器使用基底偏压来控制N沟道差动输入晶体管的阈值电压以便允许更宽范围的输入电平。更进一步，在此公开一种其中引入附加偏流(bias current)而特别适合于低压操作的差动放大器，该差动放大器使得输出上拉(pull-up)电流增加而不增加下拉(pull-down)电流。
在其又一实施例中，所公开的发明提供一种用于产生和控制差动放大器的基底偏压的方法，所述差动放大器包括一个与其基底偏压被控制的差动放大器相同的差动放大器。将所述相同的放大器的一个输入设置为固定的偏压并且另一输入连接到其基底偏压被控制的差动放大器的输入之一。所述相同的差动放大器的输出与第二固定的偏压进行比较，以及根据该比较来产生控制信号，所述控制信号依次控制所有差动放大器的基底偏压。
借由上述技术方案，本发明至少具有下列优点：
本发明提供的差动放大器以及用于控制差动放大器的基底偏压的方法，其能够在当晶体管尺寸和电源电平趋向减少时，获得所述传统电路设计的理想的操作特性，从而更加适于实用，且具有产业上的利用价值。
综上所述，本发明差动放大器以及用于控制差动放大器的基底偏压的方法，具有上述诸多的优点及实用价值，并在同类产品中未见有类似的结构设计公开发表或使用而确属创新，其不论在结构上或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的差动放大器电路具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。
附图说明
图1是传统MOS差动放大器的示意图。
图2是作为漏极到源极电压(Vds)幅度的函数且用于具有1.0μ沟长和2.8μ宽的N沟道晶体管以及用于具有1.0μ沟长和6.0μ宽的P沟道晶体管的漏极电流的图形说明，并且在上述两种情况中，该漏极电流具有等于1.6伏特的栅极到源极电压(Vgs)幅度。
图3是图1中所说明的晶体管的漏极电流的特征曲线，对于N和P设备来说，所述晶体管分别具有最小的沟道长度0.20μ和0.21μ。
图4说明了先前图形中两个最小沟道长度晶体管的漏极电流，该漏极电流作为具有VDS＝1.6伏特的VGS的幅度的函数。
图5是通常具有1.6伏特的电源、INB固定在0.8伏特、IN转变高于0.25伏特而低于0.8伏特，以及具有0伏特的晶体管106和112的基底偏压(NBIAS)的图1所示电路的仿真。
图6说明了除将晶体管106和112的基底偏压(NBIAS)设置为0.5伏特之外，在与先前图形中所说明的那些相同条件之下的图1的电路的性能。
图7是根据本发明的电路的示意性说明，该电路产生并且控制差动放大器的基底偏压(NBIAS)，所述差动放大器等效于图1中所示出的所有有关的放大器。
图8是本发明的另一代表性差动放大器电路的进一步示意性说明，在该放大器电路中，增加上拉电流而不增加下拉电路以便通过从节点MIRROR到地的附加的电流路径而获得对称的转换，所述附加的电流路径不流经晶体管808。
图9是在与关于图6所示仿真的所述相同条件下，先前图形中所示的电路的回应的曲线。
图10是根据本发明的电路的示意性说明，诸如图1所示那样，该电路选择性产生并且控制差动放大器中的一些晶体管的基底偏压(NBIAS)，该电路进一步包括电源节约电路。
图11是与图10电路的某些信号相关联的时序图。
具体实施方式
以下结合附图及实施例，对依据本发明提出的低压差动放大器电路以及能够调节输入电平增加范围的偏压控制技术其具体实施方式、结构、特征及其功效，详细说明如后。
请参阅图1所示，是传统MOS差动放大器100的示意图。传统MOS差动放大器100包括以下相干部分：电流镜和差动对电路102，包括串联连接的P沟道晶体管104和N沟道晶体管106，与之相并联的是串联连接的P沟道晶体管110和N沟道晶体管112。晶体管104和110的源极端连接到电源电压源(VCC)，同时晶体管106和112的源极端(节点TAIL)经由电流源N沟道晶体管108而耦接到电路接地的参考电压电平，所述晶体管108的栅极端连接到VCC。
晶体管104和110的栅极端一起耦接到如图所示那样具有寄生电容的晶体管110的漏极端(节点MIRROR)。所以晶体管104和100形成公知的电流镜电路配置。晶体管106的栅极端连接到输入线114(IN)，同时晶体管112的栅极端连接到互补输入线116(INB)。晶体管106和112的后栅极或基底接点一起耦接到第三输入线118(NBIAS)。在晶体管104和106公共连接的漏极端的节点120(节点OUTbi)处获得传统MOS差动放大器100的输出，以输入到反相器122并且随后在线124上输出(OUT)。节点120如图所示那样具有寄生电容。
在所述的传统MOS差动放大器100中，期望具有工作在饱和区域的晶体管108以便使得流经放大器100的电流相对地独立于晶体管108的漏极到源极电压(VDS)以及IN线114和INB线116上的电压的绝对电平。然后通过晶体管108的栅极到源极电压(VGS)以及IN线114和INB线116上电压之间的差值来确定在节点120上(OUTbi)和在晶体管110漏极的MIRROR上的输出电压，并且所述输出电压独立于这些电压的绝对电平(共模电平)。包含反相器122以便将线124上的输出锐化并且该反相器引起电源电平VCC与接地电平之间的一个最大振荡。
请参阅图2所示，用于具有1.0μ沟长和2.8μ宽的N沟道晶体管以及用于具有1.0μ沟长和6.0μ宽的P沟道晶体管的漏极电流的图形说明，并且所述漏极电流作为在上述两种情况中用于VGS＝1.6伏特幅度的Vds幅度的函数。如能够确定的那样，两个晶体管都展示出在大约0.6伏特VDS之上的相当平坦的饱和特性。
现在再参阅图3所示，示出另一图形说明，其描述了用于图1所述的晶体管的漏极电流特性，但是对于N型和P型设备来说，上述晶体管分别具有0.2μ和0.21μ的最小沟道长度。很明显，这两个VDS必须大于大约0.6伏特以致于接近处于饱和并且独立于VDS。然而，当沟道长度接近这些最小值时，晶体管实际上从不饱和。
现在再参阅图4，进一步的图形说明示出了先前图形中两个最小沟道长度晶体管的漏极电流，该漏极电流作为具有VDS＝1.6伏特幅度的VGS的幅度的函数。N沟道设备需要至少1.0伏特以便具有100μA的漏极电流并且P沟道设备需要1.25伏特的VCS以便具有100μA的电流。给出这些特征，用于放大器100的电源电压必须与用于晶体管108的2.0伏特相似以便勉强运行于饱和区域，并且具有足够的差动电压以便实际上将所有的电流引入到具有高输入电平的一侧信号的IN或INB的最小高值必须是至少1.6伏特。
根据现在的MOS技术，电源电压VCC能够是1.6伏特或更低。另外，在一些将可比差动放大器100用作输入缓冲器的产品中，仅线114上的IN信号路径切换，同时线116上的INB信号保持在一个固定的参考电压上，所述固定的参考电压能够如0.8伏特一样的低。
很明显，对于放大器100的理想的操作无需任何要求就能够符合这些条件，并且放大器100的性能对晶体管参数、温度、以及操作电压的变化敏感以致于到达非常重要的程度。当线114上的IN信号下降到0.8伏特时，对INB线116上仅施加0.8伏特，节点TAIL必须基本上接地以便获得任一电流流经晶体管112，并且将存在跨接在晶体管108上的非常小的VDS。
所以，通过晶体管108的电流将非常依赖于晶体管本身的VDS。另外，节点MIRROR将不得不大于0.8伏特而小于电源VCC以获得任一电流流经晶体管110，其中任一电流将通过晶体管104而被镜像。所以，所有的电流流经放大器100的右侧时，晶体管112将具有0.7的VDS。因为所有的晶体管以非常小的VDS和VGS来运行，所以如先前所述那样，沟道长度必须基本上处于最小允许长度，以便具有适当的沟道宽度。
现在再参阅图5，利用1.6伏特的电源VCC、固定在0.8伏特的线116上的INB信号、在大于0.25伏特小于0.8伏特之间转换的线116上的线114的IN信号，以及利用如通常那样的处于0.0伏特的晶体管106和112的基底偏压，来说明图1所示放大器100电路的仿真操作。很明显，差动放大器100的输出OUTbi变形并且不对称。主要问题会出现是因为利用0.8伏特的信号INB，所以即使节点TAIL基本上接地也存在通过晶体管112的非常小的电流。接着，这样导致流经晶体管110的非常小的电流通过晶体管104而被镜像进而将节点OUTbi拉高。全部结果在于线124上的信号OUT具有一个非常失真的工作周期(duty cycle)。问题的根本原因在于晶体管112的阈值电压过高。一种降低阈值的方法是稍微将晶体管112的基底往接地正向偏压。
现在再参阅图6，除将晶体管106和112的基底偏压(NBIAS)设置为0.5伏特之外(尽管0.5伏特作为晶体管112的阈值电压过高，晶体管106具有本身偏压的基底以便维持对称)，在与先前图形曲线所述的那些先前条件相同的条件下而示出了放大器100电路的性能。如所能够确定的那样，结果能够充分地提高放大器100电路的性能，但是具有55.6％工作周期的输出仍旧不对称。
当P沟道晶体管104、110“慢”(高阈值电压，低饱和电流)并且N沟道晶体管106、112“快”(低阈值电压，高饱和电流)以及输入IN和INB的共模电平高时，具有NBIAS上正偏压的阈值电压减少的很慢并且放大器100的性能受到不利的影响。在这些条件下，当信号IN高时，节点OUTbi被下拉的太低。在以上晶体管和偏压条件下，需要将NBIAS的电平设置为0V。所以需要一种手段以便回应于晶体管特征、电压以温度变换从而控制基底偏压(NBIAS)。
请再参阅图7所示，是一产生并且控制NBIAS电平的电路700。该电路700包括以下相干部分：第一差动放大器702，与有关所有其基底偏压被控制的差动放大器相同，其在该实施例中是图1所示的差动放大器。连接到节点“DRIVE”的差动放大器702的输入等效于图1中被连接到输入“IN”的放大器的输入。将节点DRIVE设置为通过由电阻R1和R2组成的电阻分压器所确定的参考电压。将该参考电平设定得稍微低于差动放大器702的第二输入上的参考电平“INB”，其连接与其基底偏压被控制的差动放大器的第二输入端相同的信号，即图1情况中的“INB”。在所示的晶体管704和706的公共连接漏极端720(OUTbi)上获得差动放大器700的输出。由于晶体感特征、电源电压、温度以及“INB”电平的变换，所以放大器700的输出电平也将变化。在图1的情况中，由于相同的晶体管、电源电压以及温度变化，通过适当地选择电阻R1和R2，能够进行差动放大器700的输出改变以便反映其基底偏压被控制的差动放大器的输出变化。
电路700进一步包括：一个第二电流镜和差动放大器724，包括串联连接的P沟道晶体管726和N沟道晶体管728，以及与之并联的串联连接的P沟道晶体管732和N沟道晶体管734。晶体管726和732的源极端连接到VCC，同时晶体管728和734的源极端通过电流源N沟道晶体管730而耦接到电路接地的参考电压电平，所述电源N沟道晶体管730的栅极端接VCC。
将晶体管726和732的栅极端一起耦接到晶体管732的漏极端以便形成电流镜。晶体管728的栅极端连接到OUTbi节点720，同时将晶体管734的栅极连接到串联连接的电阻R4和R5的中间(节点TRIP)，其中串联连接的电阻R4和R5包括连接在VCC和接地端之间的分压器736。
在晶体管726和728之间提供节点738(OFFi)以作为一对串联连接的反相器740，742的输入，该一对反相器用于将(OFF)输入到附加的反相器744和N沟道晶体管748的栅极端。晶体管706和712的基底接点连接到节点718，同时也耦接到串联连接的电阻752(R0)和N沟道晶体管754之间的节点(NBIASI)，如所示那样，电阻752(R0)和N沟道晶体管754耦接于VCC和接地端之间。与P沟道晶体管756的栅极端一样，晶体管754的栅极端也耦接到节点718，其中P沟道晶体管756的源极和漏极端一起耦接到VCC。晶体管756在节点NBIASI上起到滤波器电容器的作用。同样将节点718上的NBIASI信号提供到N沟道晶体管746的一端以便在线750上提供NBIAS信号。反相器744的输出被提供到晶体管746的栅极端，同时晶体管748耦接到接地的线上以便回应于施加于晶体管748的栅极端的OFF信号。
通过第二差动放大器724来监控节点OUTbi720并且将节点OUTbi720与节点TRIP上的参考电压进行比较。如果节点OUTbi720完全降到TRIP电平之下，那么第二差动放大器切换并且导致线750上的NBIAS信号变为地电平(go to ground)，否则线718上的电压(NBIASI)通过晶体管746而直到线750(NBIAS)，其中通过跨接在晶体管754上的电压降来设置线718上的电压。
如先前所示关于图1所示的传统MOS差动放大器100，其具有工作在饱和区域的晶体管108和具有足够的差动输入信号，当线114上的IN信号相对于线116上的INB信号为“高”时，通过晶体管106的用于节点120OUTbi的下拉电流，由于其VGS是固定的，其是通过流经晶体管108上的电流来确定的。该电流也不依赖于信号IN的绝对电平。当IN相对于INB为“低”时，通过晶体管104的用于节点120OUTbi的上拉电流，等于流经电流镜晶体管110的电流，流经电流镜晶体管110的电流再一次等于流经晶体管108的电流。该电流也不依赖于线116上信号INB的绝对电平。所以，因为对于两个晶体管来说，用于反相器122输入端的负载电容的充电电流是相同的，所以节点120OUTbi上的上升和下降边缘转换基本上相同。
如先前所述那样，不能够获得理想的特征并且通过晶体管106和112的电流也不再完全被晶体管108的VGS所控制，但同样依赖于IN线114和INB线116上的电压的绝对电平。由于信号IN在INB的固定参考电平上上下变动，所以IN的“高”值高于INB的“高”值。所以当IN“高”时而通过晶体管106的下拉电流比当IN“低”时而通过晶体管112的电流要大，导致更小的上拉电流通过晶体管104。进一步，通过晶体管104的上拉电流不等于通过电流镜晶体管110的电流，原因是两个晶体管的不同的漏极到源极电压。这些不同于理想的分歧的最终结果在于节点120OUTbi上的下拉电流大于上拉电流并且如根据图6所能够确定的那样，下降和上升边缘电压转换不对称。
为了获得对称的转换，必须增加上拉电流而不增加下拉电流。根据该发明，通过从节点MIRROR到接地端添加一个附加的电流路径来实现上述目的，该电流路径不流经晶体感108(图1)。
请再参阅图8，示出一根据本发明的差动放大器电路800，其中增加上拉电流而不增加下拉电流，以便通过附加一个从节点MIRROR到接地端而不流经晶体管808(相应于图1的晶体管108)的电流路径而获得对称转换。
差动放大器电路800包括以下相干部分：一个电流镜和差动放大器802，包括串联连接的P沟道晶体管804和N沟道晶体管806，与上述两个晶体管相并联的是串联连接的P沟道晶体管810和N沟道晶体管812。晶体管804和810的源极端连接到VCC，同时晶体管806和812的源极端经由电流源N沟道晶体管808而耦接到电路的接地端，所述电流源N沟道晶体管808的栅极耦接到VCC。晶体管804和810包括一个电流镜，同时晶体管806和812包括一个差动对。晶体管808包括一个电流源。
将晶体管804和810的栅极端一起耦接到晶体管810的漏极端(节点MIRROR)，该晶体管810具有如所指示的寄生电容。晶体管806的栅极端连接到输入线814(IN)，同时晶体管812的栅极端连接到一个互补输入线816(INB)。将晶体管806和812的后栅极或基底接点一起耦接到第三输入线818(NBIAS)。在晶体管804和806公共连接的漏极端的节点820(节点OUTbi)处获得差动放大器电路800的输出，以用于反相器822的输入和随后线824上的输出(OUT)。节点820也展示出如所指示的寄生电容。
差动放大器电路800进一步包括如先前所述那样的一个附加的电流路径，该附加的电流路径包括耦接在晶体管810的基底接点和接地端之间的串联连接的N沟道晶体管826和828，晶体管826的基底接点耦接到线818并且其栅极端耦接到线816。如所示那样，晶体管828的栅极端耦接到VCC。
通过提供这个附加的电流路径，当附加的电流流经晶体管810时，晶体管810的VGS增加，接着，晶体管804的VGS增加并且因此上拉电流将增加而不影响通过晶体管806的下拉电流。能够调节晶体管826和828的尺寸以致于通过晶体管804的上拉电流足够提供对称的电压转换。
请参阅图9所示，在有关先前所示的曲线而所述的以及有关图6所述的相同的条件下来说明先前图形中所示的差动放大器电路800的回应。现在节点820上的正向和负向转换几乎对称并且工作周期非常接近50％。图8所示的差动放大器电路800可优选地代替图7所示的第一差动放大器702以便使得NBIAS控制电路能够更加精确地追踪差动放大器电路800的性能。
先前所述图7的基底偏压电路持续地接通以便维持基底偏压电压。在DRAM中，待机电流(standby current)非常关键并且当在移动操作中使用DRAMs时，该待机电流变得更加的关键。为此原因，希望得到一种用于减少NBIAS产生和控制电路上的待机电流的装置。DRAMS包括一个用于控制时间间隔的内部时序电路，在所述时间间隔上，当处于所谓的“自更新模式”时，自动更新DRAM中存储的信息。本发明的一个实施例使用该相同的内部时序电路和时间间隔以便将图7所示的差动放大器接通短暂的一段时间，并且在该时间期间对节点“OFF”上的电压电平采样以便周期地将NBIAS设置为如先前所述的合适的电平。在采样周期之间断开流经差动放大器的电流。采样间隔的周期一般来说是10纳秒，同时DRAM的内部定时器的周期一般是5微秒。所以，由NBIAS产生和控制电路所下拉的平均电流减少2000级。
请参阅图10所示，是实施上述电源节约特性的电路900。输入信号REGPLSB是一个能够周期地产生以便更新DRAM的有效低脉冲。REGPLSB的脉冲宽度比接通差动放大器、采样节点“OFF”上的电平以及设置NBIAS所要求的脉冲宽度要宽。在节点“ENABLE”上产生一个较短的脉冲，该脉冲具有通过反相器I9-I13的延迟来设置的宽度。当信号“PASS”高时，通过传输闸M24/M12来采样节点“OFF”的电压电平，并且基于“OFF”的电平，将锁存器I3/I5设置为合适的状态以便既能设置NBIAS等于NBIASI上的电压或能够接地。
在关闭传输闸之前，给予差动放大器足够的时间以便调整并且使得“OFF”节点达到其合适的电平是重要的。如果过早采样“OFF”，那么节点将始终是高的以及晶体管M8接通并且将NBIAS放电为地电位。如果被给予足够的时间以便进行调整的“OFF”的校正电平是低，那么对于NBIAS来说将要花费很长时间来达到其合适电平，因为节点NBIASI上R0和M9组合的阻抗很高。反相器链I6-I21上的延时对“OFF”的采样进行足够长时间的延迟以便确保节点达到其稳定的状态值。
电阻R1的额定值是60k欧姆，电阻R2的额定值是40k欧姆，电阻R3的额定值是25k欧姆，电阻R4的额定值是100k欧姆，以及电阻R0的额定值是500k欧姆。当然，如期望一特殊应用那样，能够改变这些值。
请参阅图11所示，图11的时序图示出了与图10的基底偏压产生器电路900相关联的REGPLSB、ENABLE以及PASS信号的相对时序。
虽然结合具体的部件、电路以及偏压技术而描述了以上本发明的原理，但是应该清楚地理解，仅作为实例而非对发明范围的限制来进行以上的描述。特别是，应该意识到：上述公开内容的教导将向相关技术的这些技术人员建议其他的修改。所述修改可以包括其他的特征，这些其他的特征可以是本事已知的和可用于代替或除在此已经描述的特征之外的特征。尽管在特征的特殊组合的该申请中阐明了权利要求，但是应当理解：在此公开内容的范围也包括以明显方式或隐含方式或任一一般化或其修改形式所公开的任一新颖的特征或一些新颖特征的组合，其对本领域技术人员来说是显而易见的，公开内容的范围是否涉及与目前在任一权利要求中要求的相同的发明并且是否缓和了一些或所有与该发明面临的相同的技术问题。因此申请人在进行该申请或进行从该申请中获得任一进一步的申请期间，保留对所述特征和/或所述特征的组合阐明新权利要求的权利。

Claims (20)

1、一种差动放大器，在其输出上提供回应于施加于此的差动输入信号的基本对称的电压传输，其特征在于该放大器包括：
电流镜，耦接到电源电压源；
差动对，用于接收耦接于所述电流镜的所述差动输入信号并且定义其之间的输出；
电流源，用于将所述差动对耦接到参考电压源；
电流路径，耦接于所述电流镜的公共控制节点与所述参考电压源之间；以及
偏压信号产生器，具有一个选择性地将偏压信号耦接到所述差动对的输出。
2、根据权利要求1所述的差动放大器，其特征在于其中所述的偏压产生器进一步包括一个用于选择性地将偏压信号耦接到所述电流路径的输出。
3、根据权利要求1所述的差动放大器，其特征在于其中所述的偏压产生器进一步包括一个电源节约电路。
4、根据权利要求1所述的差动放大器，其特征在于其中所述的偏压产生器回应于采样间隔以便提供偏压信号。
5、根据权利要求4所述的差动放大器，其特征在于其中所述的采样间隔小于自更新模式的时间间隔。
6、一种差动放大器，其特征在于其包括：
电流镜，包括具有第一、第二和控制端的第一和第二晶体管，所述电流镜耦接到电源电压源；
差动对，包括具有第一、第二、控制以及基底端的第三和第四晶体管；所述差动对耦接到所述电流镜；
电流源，包括具有第一、第二以及控制端的第五晶体管，所述电流源耦接到所述差动对和参考电压源；
电流路径，耦接于所述电流镜的公共控制端与所述参考电压源之间；以及
控制电路，耦接到所述第三和第四晶体管的所述基底端以便选择性控制它们的阈值电压。
7、根据权利要求6所述的差动放大器，其特征在于其中所述的控制电路进一步包括一个耦接于所述电流路径的输出。
8、根据权利要求6所述的差动放大器，其特征在于其中所述的控制电路进一步包括一个电源节约电路。
9、根据权利要求6所述的差动放大器，其特征在于其中所述的控制电路回应于采样间隔以便提供偏压信号。
10、根据权利要求9所述的差动放大器，其特征在于其中所述的采样间隔小于自更新模式的时间间隔。
11、一种用于控制差动放大器的基底偏压的方法，其特征在于其包括：
感测所述差动放大器的所述输出上的信号电平；以及
基于所述被感测的信号电平，来选择性控制所述差动对的基底偏压。
12、根据权利要求11的用于控制差动放大器的基底偏压的方法，其特征在于其进一步包括：
将一个附加的偏压电流路径提供给所述第一和第二差动对以便使得上拉电流增加而基本上不增加相应的下拉电流。
13、根据权利要求12的用于控制差动放大器的基底偏压的方法，其特征在于其进一步包括：
选择性控制所述附加的偏压电流路径的基底偏压。
14、根据权利要求11的用于控制差动放大器的基底偏压的方法，其特征在于其进一步包括：
在第一操作模式期间，将控制电路提供给基底偏压控制，并且在第二操作模式中，关闭所述控制电路。
15、根据权利要求14的用于控制差动放大器的基底偏压的方法，其特征在于其中所述的控制电路回应于采样间隔以便提供偏压信号。
16、根据权利要求15的用于控制差动放大器的基底偏压的方法，其特征在于其中所述的采样间隔小于自更新模式的时间间隔。
17、一种差动放大器，其特征在于其包括：
电流镜，包括具有第一、第二和控制端的第一和第二晶体管，所述电流镜耦接到电源电压源；
差动对，包括具有第一、第二、控制以及基底端的第三和第四晶体管；所述差动对耦接到所述电流镜；
电流源，包括具有第一、第二以及控制端的第五晶体管，所述电流源耦接到所述差动对和参考电压源；以及
控制电路，耦接到所述第三和第四晶体管的所述基底端，以便选择性控制它们的阈值电压。
18、一种基底偏压产生电路，其特征在于其包括：
差动放大器；以及
耦接到所述差动放大器的切换电路，具有一个用于接收时间信号的输入和一个用于提供开关基底偏压信号的输出。
19、根据权利要求18的基底偏压产生器电路，其特征在于其进一步包括一个电源节约电路。
20、根据权利要求18的基底偏压产生器电路，其特征在于其中所述的时间信号小于自更新模式的时间间隔。
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