CN103258815A - 一种双向对称高速过压防护器件 - Google Patents

Abstract

本发明提供一种半导体集成过压保护器件。该集成过压保护器件包括，NPN晶体管及由其控制的NPNP晶闸管组合和PNP晶体管及由其控制的PNPN晶闸管组合，其中，NPN晶体管的基极作为该器件的负向过压参考电位端口G_-，PNP晶体管的基极作为该器件的正向过压参考电位端口G₊，NPNP晶闸管的阳极和PNPN晶闸管的阴极相连作为器件的接地端口A，该NPNP晶闸管的阴极和该PNPN晶闸管的阳极相连作为器件的接入端口K。该器件为一种正、负向过压防护能力均衡、泄流速度快、双向对称的半导体过压防护器件。

Description

一种双向对称高速过压防护器件

技术领域

本发明涉及一种半导体过压防护器件，该器件主要用来对程控交换机的语音处理芯片在遭受雷击、电压波动等过压冲击时实施有效地防护。

背景技术

随着电话通讯网络日益庞大复杂，有效防止雷击、电源电压波动以及电磁感应而引起的浪涌电压对通讯设备造成的破坏，一直是该领域技术人员需要解决的重要问题。我国于1998颁布了通信行业电信终端设备防雷击技术要求，抗浪涌保护器件经历了从气体放电管到半导体过压防护器件的跨越发展。

半导体过压防护器件速度快，重复性好，防护效果好，近些年来得到广泛应用，且品种不断增多，功能越来越完善。目前用于程控交换机的主流过压防护器件通常在同一芯片上形成有用于提供负向过压防护的晶闸管和用于提供正向过压防护的二极管，这种器件具有结构和制作工艺简单的优点，如图1所示。但是，由于二极管的泄流速度和泄流能力不及晶闸管，导致整个半导体过压防护器件正、负向过压的防护能力和防护速度以及防护效果不对称，不均衡，如图2所示。这制约了半导体过压防护器件整体性能和防护效果的提高。目前主流的半导体过压防护器件，譬如市场可得的型号为TisP61089B的过压防护器件，它的防护电压一般是2000V。

因此，如何克服现有技术的半导体过压防护器件中正、负向过压防护能力不均衡，并从整体上提高过压防护器件的防护能力和防护速度是本发明要解决的技术问题。

发明内容

本发明旨在提供一种正、负向过压防护能力均衡、泄流速度快、双向对称的半导体过压防护器件。

为实现这一目标，本发明采取的技术方案是：鉴于目前主流半导体过压防护器件例如市场可得的型号为TisP61089B的过压防护器件存在的结构性缺陷，用晶闸管取代担负正向过压防护的二极管，从而形成一个由NPN晶体管及由其控制的NPNP晶闸管组合担负负向过压防护，另由一个PNP晶体管及由其控制的PNPN晶闸管组合担负正向过压防护，二者结合，形成一个正、负向过压防护均由晶体管配合晶闸管来实现的防护单元，这样就有效克服了二极管的泄流能力和泄流速度弱于晶闸管的缺陷，实现过压防护器件正、负向过压防护能力对称、均衡的目标，有效地提高器件的整体泄流能力和泄流速度，使得抗击穿电压例如其抗雷击电压能力可达到4500V，泄流速度可适应上升沿/下降沿为8/20微秒的快速波形。

通过合理配置NPN/NPNP组合和PNP/PNPN组合的各元件电学参数，可使得器件的防护能力双向对称。与已知的半导体过压防护器件相比，根据本发明的过压防护器件通过在正、负向过压防护电路中均采用晶体管和晶闸管组合构成过压防护单元，在器件结构、工作原理、器件性能及过压防护能力等方面，可实现包括正向和负向的双向对称，并使器件的整体防护能力及防护速度得到显著提高。

优选地，本发明防护器件包括两个相同的防护单元，每个防护单元由一个NPN晶体管/NPNP晶闸管组合和一个PNP晶体管/PNPN晶闸管组合构成，由此形成双路双向过压防护器件。

根据本发明，提供一种半导体过压保护器件，该器件包括，

NPN晶体管及由其控制的NPNP晶闸管，和

PNP晶体管及由其控制的PNPN晶闸管，

其中，

该NPN晶体管的基极作为该器件的负向过压参考电位端口，

该PNP晶体管的基极作为该器件的正向过压参考电位端口，

该NPNP晶闸管的阳极和PNPN晶闸管的阴极相连作为器件的接地端口，该NPNP晶闸管的阴极和该PNPN晶闸管的阳极相连作为器件的接入端口。

优选地，所述NPN晶体管的发射极和集电极分别与所述NPNP晶闸管的控制极和阳极连接，所述PNP晶体管的发射极和集电极分别与所述PNPN晶闸管的控制极和阴极连接。

根据本发明的另一方面，提供一种半导体过压保护器件，该器件包括第一保护单元和第二保护单元，每一保护单元包括：

NPN晶体管及由其控制的NPNP晶闸管，和

PNP晶体管及由其控制的PNPN晶闸管，

所述第一保护单元中的NPNP晶闸管的阴极和PNPN晶闸管的阳极相连作为器件的第一接入端口，

所述第二保护单元中的NPNP晶闸管的阴极和PNPN晶闸管的阳极相连作为器件的第二接入端口，

所述第一保护单元和第二保护单元的NPN晶体管的基极电连接作为该器件的负向过压参考电位端口，

所述第一保护单元和第二保护单元的PNP晶体管的基极电连接作为该器件的正向过压参考电位端口，

所述第一保护单元的NPNP晶闸管的阳极和PNPN晶闸管的阴极以及所述第二保护单元的NPNP晶闸管的阳极和PNPN晶闸管的阴极相互电连接作为器件的接地端口。

优选地，在所述第一保护单元和第二保护单元的每一个中，

所述NPN晶体管的发射极和集电极分别与所述NPNP晶闸管的控制极和阳极连接，所述PNP晶体管的发射极和集电极分别与所述PNPN晶闸管的控制极和阴极连接。

优选地，所述NPN晶体管及由其控制的NPNP晶闸管由在N型半导体基片上制作的NPN晶体管区和NPNP晶闸管区形成，所述PNP型晶体管及由其控制的PNPN晶闸管由在P型半导体基片上制作的PNP晶体管区和PNPN晶闸管区形成。

优选地，所述N型芯片的晶体管区中，从上向下依次设有N型扩散层和P型扩散层，从下向上设有N⁺扩散层，P型扩散层与N⁺型扩散层之间的N型半导体基片自身的N型掺杂层，以此在N型芯片晶体管区自上而下构成NPN型晶体管；所述P型芯片晶体管区中，从上向下依次设有P型扩散层和N型扩散层，从下向上设有P⁺扩散层，N型扩散层和P⁺扩散层之间的P型半导体基片自身的P型掺杂层，以此在P型芯片晶体管区自上而下构成PNP晶体管。

优选地，所述N型芯片的晶闸管区中，从上向下依次设有N⁺型扩散层和P型扩散层，从下向上设有P⁺型扩散层，P型扩散层和P⁺型扩散层之间的N型半导体基片自身的N型掺杂层，以此在N型芯片晶闸管区自上而下构成NPNP型晶闸管；所述P型芯片的晶闸管区中，从上向下依次设有P⁺型扩散层和N型扩散层，从下向上设有N⁺型扩散层，N型扩散层和N⁺型扩散层之间的P型半导体基片自身的P型掺杂层，以此在P型芯片晶闸管区自上而下构成PNPN型晶闸管。

优选地，所述晶闸管区的N⁺型扩散层中具有多个短路通道，每个短路通道的顶端均与N⁺型扩散层上方的金属层电接触，N⁺型扩散层下方的P型扩散层通过所述短路通道连接至N⁺型扩散层上方的金属层；所述晶闸管区的P⁺型扩散层中设置有多个短路通道，每个短路通道的顶端均与P⁺型扩散层上方的金属层电接触，P⁺型扩散层下方的N型扩散层通过所述短路通道连接至P⁺型扩散层上方的金属层。

优选地，第一和第二保护单元中两个NPN晶体管和由其控制的两个NPNP晶闸管由在N型半导体基片上制作的NPN晶体管区和分别位于NPN晶体管区两侧的两个NPNP晶闸管区形成，第一和第二保护单元中两个PNP型晶体管和由其控制的两个PNPN晶闸管由在P型半导体基片上制作的PNP晶体管区和分别位于PNP晶体管区两侧的两个PNPN晶闸管区形成。

优选地，在所述NPN晶体管区中，从上向下依次设有两个并行的N型扩散层和P型扩散层，从下向上设有N⁺扩散层，P型扩散层与N⁺型扩散层之间的N型半导体基片自身的N型掺杂层，以此在N型半导体基片晶体管区自上而下构成NPN型晶体管；所述P型半导体基片晶体管区中，从上向下依次设有两个并行的P型扩散层和N型扩散层，从下向上设有P⁺扩散层，N型扩散层和P⁺扩散层之间的P型半导体基片自身的P型掺杂层，以此在P型半导体基片晶体管区自上而下构成PNP晶体管。

优选地，N型半导体基片下方的金属层和P型半导体基片下方的金属层连接并形成该装置的接地端口，N型半导体基片的N⁺型扩散层上的金属层分别和P型半导体基片的相应P⁺型扩散层上的金属层连接形成接入端口。

优选地，N型半导体基片下方的金属层和P型半导体基片下方的金属层通过引线框架的基岛连接并引出作为该装置的接地端口，N型半导体基片的N⁺型扩散层上的金属层分别和P型半导体基片的相应P⁺型扩散层上的金属层通过焊丝连接形成该装置的第一和第二接入端口。

本发明的原理和效果:当负向过压发生时，由NPN晶体管/NPNP晶闸管组合承担泄流任务；当正向过压发生时，由PNP晶体管/PNPN晶闸管组合承担泄流任务。这样，即实现了器件正、负向泄流能力的均衡，又实现了双向过压防护能力的对称。同时，由于晶闸管的泄流能力和速度显著优于二极管，进而使器件的整体防护能力不受二极管制约而得到显著提高。这就使得本发明的双向对称过压防护器件的防护方式和防护能力较之目前主流应用，如以TisP61089B为代表的正向过压采用二极管、负向过压采用晶闸管的防护方式及其防护能力有明显的优越性和能力提升。

本发明为了使半导体过压防护器件的防护能力得以提高，实现双向对称，采取了以下措施：

（1）通过分别在N型衬底上制作NPN晶体管/NPNP晶闸管组合得到N型芯片，在P型衬底上制作PNP晶体管/PNPN晶闸管组合得到P型芯片，并根据器件的功能要求，在P型芯片和N型芯片之间实施所需的电连接，使得以NPN晶体管控制的NPNP晶闸管取代现有技术的二极管实现正向过压防护成为可能，由此形成正、负向泄流均由晶闸管承担，快速、正反向均衡的半导体过压防护单元。

（2）采用根据本发明的芯片结构，通过将NPN晶体管和NPNP晶闸管制作在N型衬底基片上，将PNP晶体管和PNPN晶闸管制作在P型衬底基片上，可容易地设计和实现过压防护器件过压防护效果的对称性和均衡性。

（3）采用根据本发明的芯片结构，通过将N型芯片上的NPNP晶闸管的阳极和P型芯片上的PNPN晶闸管的阴极通过塑封引线框架的基岛直接相连并作为接地端引出，将NPNP晶闸管的阴极和PNPN晶闸管的阳极通过焊丝相连并作为接入端引出，方便简单地实现了防护器件所需的电连接，并使得器件的小型化成为可能。

本发明器件经过雷击性能测试，防护电压可达到4500V，且能满足上升沿/下降沿为8/20微秒波形的速度要求。

附图说明

图1示出现有过压防护电路的原理图；

图2示出现有过压防护器件正向和负向过压泄流V-I曲线；

图3示出根据本发明实施例1的过压防护电路的原理图；

图4示出根据本发明实施例2的过压防护电路的原理图；

图5示出具有图4所示过压防护电路的过压防护器件的连接构造图；

图6A示出根据本发明实施例3的N型芯片的俯视图；

图6B示出根据本发明实施例3的P型芯片的俯视图；

图7A示出图6A所示芯片沿B₁-B₁线的纵向剖面图；

图7B示出图6B所示芯片沿B₂-B₂线的纵向剖面图；

图8为根据本发明过压防护电路的泄流V-I曲线；

图9为图4所示过压防护电路的应用线路图；

图10为本发明实施例5的过压防护器件的连接构造图。

以上附图中各种标记说明如下：

1/8：器件引脚；9_N：N基片；9_P：P基片；10_N：NPN晶体管区；

10_P：PNP晶体管区；11_N：NPNP晶闸管区；11_P：PNPN晶闸管区；

12_N：N扩散层；12_P：P扩散层；13_N：（NPN晶体管区）N扩散层；

13_P：（PNP晶体管区）P扩散层；14_N：N⁺下扩散层；

14_P：P⁺下扩散层；15_N：N衬底掺杂层；15_P：P衬底掺杂层；

16_N：（NPNP晶闸管区）N⁺扩散层；16_P：（PNPN晶闸管区）P⁺扩散层；

17_N：NPNP晶闸管区P扩散层；17_P：PNPN晶闸管区N扩散层；

18_N：NPNP晶闸管区P⁺下扩散层；18_P：PNPN晶闸管区N⁺下扩散层；

19_N：N型衬底材料NPNP晶闸管区N掺杂层；19_P：P型衬底材料PNPN晶闸管区P掺杂层；

20_N：NPNP晶闸管区短路通道；20_P：PNPN晶闸管区短路通道；

21_N：NPNP晶闸管区上金属层；21_P：PNPN晶闸管区上金属层；

22_N：NPN晶体管G_–金属层；22_P：PNP晶体管G₊金属层；

23_N：NPN晶体管和NPNP晶闸管连接金属；23_P：PNP晶体管和PNPN晶闸管连接金属；

24_N：N型衬底材料上部氧化层；24_P：P型衬底材料上部氧化层；

25_N：N型衬底材料背面金属层；25_P：P型衬底材料背面金属层。

26_N：N型衬底材料正面的N⁺型边框；26_P：P型衬底材料正面的P⁺型边框。

具体实施方式

下面将参照附图并结合优选实施例对本发明作进一步的描述。

实施例1

图3示出根据本发明实施例1的过压防护电路300的原理图。过压防护电路300包括有NPN晶体管311和NPNP晶闸管312及PNP晶体管321和PNPN晶闸管322。NPN晶体管311的发射极和集电极分别与NPNP晶体管312的控制极和阳极连接，PNP晶体管321的发射极和集电极分别与PNPN晶体管322的控制极和阴极连接。NPN晶体管311的基极作为防护电路的负向过压参考电位端口G_–，PNP晶体管321的基极作为防护电路的正向过压参考电位端口G₊。NPNP晶闸管312的阳极和PNPN晶闸管322的阴极连接作为防护电路的接地端口A（Ground）；NPNP晶闸管312的阴极和PNPN晶闸管322的阳极连接作为防护电路的接入端口K。

当该过压防护电路300所接入的环境发生负向过压时，由NPN晶体管/NPNP晶闸管组合实现泄流；当正向过压发生时，由PNP晶体管/PNPN晶闸管组合实现泄流。根据该实施例的过压防护电路既具有均衡的正、负向泄流能力，又具有对称的双向过压防护能力。同时，由于晶闸管的泄流能力和速度显著优于二极管，该防护电路的整体防护能力因不受二极管性能的制约而得到显著提高。

实施例2

图4示出根据本发明实施例2的过压防护电路400的原理图。过压防护电路400包括第一防护单元和第二防护单元，每个防护单元都具有如图3所示的结构。第一防护单元包括NPN晶体管411和NPNP晶闸管412及PNP晶体管421和PNPN晶闸管422。NPN晶体管411的发射极和集电极分别与NPNP晶体管412的控制极和阳极连接，PNP晶体管421的发射极和集电极分别与PNPN晶体管422的控制极和阴极连接。第二防护单元包括NPN晶体管431和NPNP晶闸管432及PNP晶体管441和PNPN晶闸管442。NPN晶体管431的发射极和集电极分别与NPNP晶体管432的控制极和阳极连接，PNP晶体管441的发射极和集电极分别与PNPN晶体管442的控制极和阴极连接。NPN晶体管411的基极与NPN晶体管431的基极相连接并用作防护电路400的负向过压参考电位端口G_–，PNP晶体管421的基极与PNP晶体管441的基极相连接并用作防护电路400的正向过压参考电位端口G₊。NPNP晶闸管312的阳极和PNPN晶闸管322的阴极以及NPNP晶闸管332的阳极和PNPN晶闸管342的阴极连接在一起作为防护电路400的接地端口A（Ground）；NPNP晶闸管312的阴极和PNPN晶闸管322的阳极连接作为防护电路的第一接入端口K1；NPNP晶闸管332的阴极和PNPN晶闸管342的阳极连接作为防护电路的第二接入端口K2。

优选地，第一防护单元和第二防护单元是两个完全相同的防护单元。

图5为具有图4所示过压防护电路的过压防护器件的连接结构，如图5所示，该过压防护器件选用例如wsop-8型封装外壳封装。封装体内包括图4所示的防护电路400，两个NPN晶体管411，431的基极连接并在管脚2引出作为器件的G_–端口；两个PNP晶体管的基极连接并在管脚3引出作为器件的G₊端口。第一防护单元和第二防护单元的A端口例如可直接相连并在管脚6，7引出作为器件的两个A端口，两个NPNP晶闸管的阴极和两个PNPN晶闸管的相应的阳极例如分别通过金属焊丝相连并在管脚1和4引出作为器件的第一和第二接入端口K1，K2。管脚5、8空置。

实施例3

下面参照图6和图7具体描述根据本发明实施例2的过压防护器件的芯片结构。

下面参照图6A和图7A描述根据本发明实施例3的N型芯片600的芯片结构。N型芯片包括过压防护器件400中的两组NPN晶体管和NPNP晶闸管的组合。图6A示出在N型半导体基片9_N上制作的N型芯片600的半导体芯片俯视图，图7A为图6A所示N型芯片600沿B₁-B₁线的纵向剖面图。如图所示，N型芯片600中包括两个NPN晶体管的晶体管区10_N位于芯片的中部而各包括一个NPNP晶闸管的两个NPNP晶闸管区11_N分别形成在晶体管区的两侧。优选地，两个NPN晶体管/NPNP晶闸管组合具有对称的结构。

参考图7A，包括两个NPN晶体管的NPN晶体管区10_N从上向下依次设有并行设置的第一和第二N型扩散层12_N和P型扩散层13_N，第一和第二N型扩散层12_N之间的P型扩散层13_N上形成有金属层22_N；基片9_N反面的晶体管区10_N从下向上设有N⁺扩散层14_N，所述晶体管区10_N的P型扩散层13_N与N⁺型扩散层14_N之间的基片9_N自身的N型掺杂层15_N，以此在10_N晶体管区自上而下形成两个NPN型晶体管。每个NPNP晶闸管区11_N从上向下分别设有N⁺型扩散层16_N和P型扩散层17_N，基片9_N反面的晶闸管区11_N从下向上设有P⁺型扩散层18_N，所述晶闸管区11_N的P型扩散层17_N和P⁺型扩散层18_N之间的基片9_N自身的N型掺杂层19_N，以此在晶闸管区11_N自上而下构成NPNP型晶闸管。优选地，所述晶闸管区11_N的N⁺型扩散层16_N中按一定间距设置若干短路圆通道20_N，每个短路圆通道20_N的上端均与N⁺型扩散层16_N上方的金属层21_N直接电接触。N⁺型扩散层16_N下方的P型扩散层17_N通过上述短路通道20_N向上连接至金属层21_N，所述晶闸管区的P型扩散层和所述晶体管区的N型扩散层通过金属层23_N相连接。基片9_N背面设有金属层25_N，并与从下向上形成的P⁺型扩散层18_N和N⁺型扩散层14_N相连。所述晶闸管区11_N反面从下向上扩散形成的P⁺型扩散层18_N外围向上一直延伸到基片正面的氧化层24_N，并在9_N的正面形成一个P⁺型的边框26_N。

下面参照图6B和图7B描述根据本发明实施例3的P型芯片700的芯片结构。P型芯片700包括过压防护器件400中的两组PNP晶体管/PNPN晶闸管的组合。图6B示出在P型半导体基片9_P上制作的P型芯片700的半导体芯片俯视图，图7B为图6B所示P型芯片700沿B₂-B₂线的纵向剖面图。如图所示，P型芯片700中包括两个PNP晶体管的晶体管区10_P位于芯片的中部而两个各包括一个NPNP晶闸管的PNPN晶闸管区11_P分别形成在晶体管区的两侧。优选地，两个PNP晶体管/PNPN晶闸管组合具有对称的结构。

参考图7B，包括两个PNP晶体管的PNP晶体管区10_P从上向下依次设有并行设置的第一和第二P型扩散层12_P和N型扩散层13_P，第一和第二P型扩散层12_P之间的N型扩散层13_P上形成金属层22_P；基片9_P反面的晶体管区10_P从下向上设有P⁺型扩散层14_P，所述晶体管区10_P的N型扩散层13_P和P⁺型扩散层14_P之间为基片9_P自身的P型掺杂层15_P，以此在晶体管区自上而下构成两个PNP晶体管。每个PNPN晶闸管区11_P从上向下依次设有P⁺型扩散层16_P和N型扩散层17_P，基片9_P反面的晶闸管区11_P从下向上设有N⁺型扩散层18_P，所述晶闸管区11_P的N型扩散层17_P和N⁺型扩散层18_P之间为基片9_P自身的P型掺杂层19_P，以此在晶闸管区11_P自上而下构成PNPN型晶闸管。所述晶闸管区11_P的P⁺型扩散层16_P中按一定间距设置若干短路圆通道20_P，每个短路圆通道20_P的上端均与P⁺型扩散层16_P上方的金属层21_P直接电接触，P⁺型扩散层16_P下方的N型扩散层17_P通过上述短路圆通道20_P向上连接至金属层21_P，所述晶闸管区的N型扩散层和所述晶体管区的P型扩散层通过金属层23_P相连接。基片9_P背面设有金属层25_P并与从下向上扩散形成的N⁺型扩散层18_P和P⁺型扩散层14_P相连。所述晶闸管区11_P反面从下向上扩散形成的N⁺型扩散层18_P外围向上一直延伸到基片正面的氧化层24_P，并在9_P的正面形成一个N⁺型的边框26_P。

当采用如上所述的N型芯片和P型芯片封装形成如图5所示过压防护器件时，基片9_N和9_P的背面金属层25_N和25_P优选地通过塑封引线框架的基岛直接相连并引出至过压防护器件的接地端口A，上金属层21_N和21_P优选地通过焊丝连接并引出至接入端口K1，K2，负向过压参考电位端口G_–从基片9_N的金属层22_N引出，正向过压参考电位端口G₊从基片9_P的金属层22_P引出。由此，由一片N型芯片和一片P型芯片形成、包括有两个防护单元的双路双向过压防护器件就此形成。每个防护单元由一个在N型半导体材料上制作的NPN晶体管/NPNP晶闸管组合和一个在P型半导体材料上制作的PNP晶体管/PNPN晶闸管组合构成。图8示出由此形成的过压防护电路的泄流V-I曲线，具有良好的双向对称性。

图9为根据本发明实施例2的过压防护器件G110S的应用电路图，该实施例器件具有如图所示的两个防护单元，分别对通信程控机用户线路接口语音处理芯片（SLIC芯片）的Tip和Ring端口实施过压防护。

当Tip线或Ring线发生正向过压冲击时，PNP晶体管/PNPN晶闸管组合P₀₁或P₀₂迅速导通，对地泄放正向过压能量，保护语音处理芯片不受过压冲击；当Tip线或Ring线发生负向过压冲击时，NPN晶体管/NPNP晶闸管组合N₀₁或N₀₂迅速导通，对地泄放负向过压能量，保护语音处理芯片不受过压冲击而免遭损坏，过压冲击包括雷击，电源电压波动等。

在实际应用中，根据需求，可灵活设置端口G_–和G₊的参考电位，当浪涌电压来袭促使晶体管导通后，便会向晶闸管注入触发电流，使得晶闸管导通，浪涌电压能量对地泄放。

端口G_–电位可在-110V～0V之间根据需要设置，端口G₊电位可在0V～+110V之间根据需要设置，应用方便、灵活，通用性强。

本发明克服了现有半导体过压防护器件正、负向过压防护能力不对称的缺点，实现双向对称过压防护。根据本发明，应用P型半导体材料制作的包括PNP晶体管的PNPN晶闸管取代现有技术使用的二极管，从整体上显著提高了器件的泄流能力和泄流速度，防护电压可达±4500v，防护速度可满足上升沿/下降沿为8/20us速度要求，防护性能得到明显提高。

虽然上述内容参照图4至图8对包括两个相同的防护单元的过压防护器件进行了详细说明，本领域技术人员容易理解，上述芯片结构和说明同样适用于包括一个防护单元或4个相同或不同防护单元的过压防护器件。

实施例4

根据不同的应用场合，如图4所示的过压防护电路可以具有不同的封装连接方式，如图10所示。

应当理解，以上借助优选实施例对本发明的技术方案进行的详细说明是示意性的而非限制性的。本领域的普通技术人员在阅读本发明说明书的基础上可以对各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种半导体过压保护器件，其特征在于，该器件包括，

NPN晶体管及由其控制的NPNP晶闸管，和

PNP晶体管及由其控制的PNPN晶闸管，

其中，

NPN晶体管的基极作为该器件的负向过压参考电位端口，

PNP晶体管的基极作为该器件的正向过压参考电位端口，

该NPNP晶闸管的阳极和PNPN晶闸管的阴极相连作为器件的接地端口，该NPNP晶闸管的阴极和该PNPN晶闸管的阳极相连作为器件的接入端口。

2.如权利要求1所述的半导体过压保护器件，其特征在于，所述NPN晶体管的发射极和集电极分别与所述NPNP晶闸管的控制极和阳极连接，所述PNP晶体管的发射极和集电极分别与所述PNPN晶闸管的控制极和阴极连接。

3.一种半导体过压保护器件，该器件包括第一保护单元和第二保护单元，

其特征在于，每一保护单元包括：

NPN晶体管及由其控制的NPNP晶闸管，和

PNP晶体管及由其控制的PNPN晶闸管，

所述第一保护单元中的NPNP晶闸管的阴极和PNPN晶闸管的阳极相连作为器件的第一接入端口，

所述第二保护单元中的NPNP晶闸管的阴极和PNPN晶闸管的阳极相连作为器件的第二接入端口，

所述第一保护单元和第二保护单元的NPN晶体管的基极电连接作为该器件的负向过压参考电位端口，

所述第一保护单元和第二保护单元的PNP晶体管的基极电连接作为该器件的正向过压参考电位端口，

所述第一保护单元的NPNP晶闸管的阳极和PNPN晶闸管的阴极以及所述第二保护单元的NPNP晶闸管的阳极和PNPN晶闸管的阴极连接至器件的接地端口。

4.如权利要求3所述的半导体过压保护器件，其特征在于，在所述第一保护单元和第二保护单元的每一个中，

所述NPN晶体管的发射极和集电极分别与所述NPNP晶闸管的控制极和阳极连接，所述PNP晶体管的发射极和集电极分别与所述PNPN晶闸管的控制极和阴极连接。

5.如权利要求1或权利要求3所述的半导体过压保护器件，其特征在于，所述NPN晶体管及由其控制的NPNP晶闸管由在N型半导体基片（9_N）上制作的NPN晶体管区（10_N）和NPNP晶闸管区(11_N)形成，所述PNP型晶体管及由其控制的PNPN晶闸管由在P型半导体基片（9_P）上制作的PNP晶体管区（10_P）和PNPN晶闸管区（11_P）形成。

6.如权利要求5所述的半导体过压保护器件，其特征在于，所述N型半导体基片（9_N）的晶体管区（10_N）中，从上向下依次设有N型扩散层（12_N）和P型扩散层（13_N），从下向上设有N⁺扩散层（14_N），P型扩散层（13_N）与N⁺型扩散层（14_N）之间的N型半导体基片（9_N）自身的N型掺杂层（15_N），以此在N型半导体基片晶体管区自上而下构成NPN型晶体管；所述P型半导体基片（9_P）晶体管区（10_P）中，从上向下依次设有P型扩散层（12_P）和N型扩散层（13_P），从下向上设有P⁺扩散层（14_P），N型扩散层（13_P）和P⁺扩散层（14_P）之间的P型半导体基片（9_P）自身的P型掺杂层（15_P），以此在P型半导体基片晶体管区自上而下构成PNP晶体管。

7.如权利要求5所述的半导体过压保护器件，其特征在于，所述N型半导体基片（9_N）的晶闸管区（11_N）中，从上向下依次设有N⁺型扩散层（16_N）和P型扩散层（17_N），从下向上设有P⁺型扩散层（18_N），P型扩散层（17_N）和P⁺型扩散层（18_N）之间的N型半导体基片（9_N）自身的N型掺杂层（19_N），以此在N型半导体基片晶闸管区（11_N）自上而下构成NPNP型晶闸管；所述P型半导体基片（9_P）的晶闸管区（11_P）中，从上向下依次设有P⁺型扩散层（16_P）和N型扩散层（17_P），从下向上设有N⁺型扩散层（18_P），N型扩散层（17_P）和N⁺型扩散层之间的P型半导体基片（9_N）自身的P型掺杂层（19_P），以此在P型半导体基片晶闸管区（11_P）自上而下构成PNPN型晶闸管。

8.如权利要求7所述的半导体过压保护器件，其特征在于，所述晶闸管区（11_N）的N⁺型扩散层（16_N）中设置有多个短路通道（20_N），每个短路通道(20_N)的顶端均与N⁺型扩散层（16_N）上方的金属层（21_N）接触，N⁺型扩散层（16_N）下方的P型扩散层（17_N）通过所述短路通道（20_N）连接至N⁺型扩散层（16_N）上方的金属层（21_N）；所述晶闸管区（11_P）的P⁺型扩散层（16_P）中设置有多个短路通道（20_P），每个短路通道（20_P）的顶端均与P⁺型扩散层（16_P）上方的金属层（21_P）接触，P⁺型扩散层（16_N）下方的N型扩散层（17_P）通过所述短路通道（20_P）连接至P⁺型扩散层（16_P）上方的金属层（21_P）。

9.如权利要求3所述的半导体过压保护器件，其特征在于，第一和第二保护单元中两个NPN晶体管和由其控制的两个NPNP晶闸管由在N型半导体基片（9_N）上制作的NPN晶体管区（10_N）和分别位于NPN晶体管区两侧的两个NPNP晶闸管区(11_N)形成，第一和第二保护单元中两个PNP型晶体管和由其控制的两个PNPN晶闸管由在P型半导体基片（9_P）上制作的PNP晶体管区（10_P）和分别位于PNP晶体管区两侧的两个PNPN晶闸管区（11_P）形成。

10.如权利要求9所述的半导体过压保护器件，其特征在于，在所述NPN晶体管区（10_N）中，从上向下依次设有两个并行的N型扩散层（12_N）和P型扩散层（13_N），从下向上设有N⁺扩散层（14_N），P型扩散层（13_N）与N⁺型扩散层（14_N）之间的N型半导体基片（9_N）自身的N型掺杂层（15_N），以此在N型半导体基片晶体管区自上而下构成NPN型晶体管；所述P型半导体基片（9_P）晶体管区（10_P）中，从上向下依次设有两个并行的P型扩散层（12_P）和N型扩散层（13_P），从下向上设有P⁺扩散层（14_P），N型扩散层（13_P）和P⁺扩散层（14_P）之间的P型半导体基片（9_P）自身的P型掺杂层（15_P），以此在P型半导体基片晶体管区自上而下构成PNP晶体管。

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