CN103247331A - 半导体存储器件及其访问方法 - Google Patents

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Abstract

本申请公开了一种半导体存储器件及其访问方法，包括存储晶体管、第一控制晶体管、第二控制晶体管，其中，第一控制晶体管的源极和栅极分别与第一位线和第一字线相连接，第二控制晶体管的漏极和栅极分别与第二字线和第二位线相连接，存储晶体管的栅极与第一控制晶体管的漏极相连接，存储晶体管的漏极与第二控制晶体管的源极相连接，存储晶体管的源极与地相连接，并且，存储晶体管具有栅控记忆特性。该半导体存储器件提高了集成度并减少了刷新操作的频率。

Description

半导体存储器件及其访问方法
技术领域
本发明涉及半导体器件及其访问方法，更具体地，涉及使用存储晶体管的半导体存储器件及其访问方法。
背景技术
在两晶体管/一电容器(2T/1C)配置的存储器单元中，电容器C用于存储电荷，用于表示数字“1”和“0”，第一控制晶体管Q1和第二控制晶体管Q2分别用于执行写入操作和读取操作。
2T/1C存储器单元利用电容器存储数据，必须定期进行刷新，因此只能作为动态随机存取存储器(DRAM)。刷新周期应当小于电容器的保持时间。2T/1C存储器单元的定期刷新使得存储器控制电路复杂化并耗费电能。
在2T/1C存储器单元中，为了获得尽可能大的保持时间，需要形成大电容值的电容器，这增加了芯片占用面积，从而减小了存储器单元的集成度。
因此，仍然期望开发其中不使用电容器的存储器单元。
发明内容
本发明的目的是提供一种可以高密度集成并且减少刷新操作的半导体存储器件及其访问方法。
根据本发明的一方面，提供一种半导体存储器件，包括存储晶体管、第一控制晶体管、第二控制晶体管，其中，第一控制晶体管的源极和栅极分别与第一位线和第一字线相连接，第二控制晶体管的漏极和栅极分别与第二字线和第二位线相连接，存储晶体管的栅极与第一控制晶体管的漏极相连接，存储晶体管的漏极与第二控制晶体管的源极相连接，存储晶体管的源极与地相连接，并且，存储晶体管具有栅控记忆特性(gate-controlled memory effect)。
根据本发明的另一方面，提供一种访问上述半导体存储器件的方法，包括：在读取操作中，通过第二位线向第二控制晶体管的栅极施加读取控制电压，使得第二控制晶体管导通，并且通过第二字线检测存储晶体管的导通/截止状态，从而读取数据信号；以及在写入操作中，通过第一字线向第一控制晶体管的栅极施加写入控制电压，使得第一控制晶体管导通，并且通过第一位线向存储晶体管的栅极施加不同电平的数据信号，改变存储晶体管的导通/截止状态，从而写入该数据信号。
本发明的半导体存储器件提供了3T存储器单元，其中的存储晶体管是具有栅控记忆特性的晶体管(例如，氧化物异质结场效应晶体管)，利用存储晶体管的栅控记忆特性存储数据，因而可以不需要形成电容器。
相对于使用电容器的存储器件，使用存储晶体管的存储器件的芯片占用面积显著减小，从而提高中了存储器单元的集成度。并且，利用氧化物异质结场效应晶体管的记忆效应，可以长久保持存储的数据，降低刷新操作的频率。如果存储晶体管的保持时间大于工作周期，甚至不需要进行刷新操作。因而，本发明的3T存储器件可以明显降低能耗，并且可以降低存储器控制电路的复杂程度。
本发明的半导体存储器件的制备工艺与现有的半导体工艺完全兼容，例如包括外延薄膜的生长技术(PLD，MBE，ALD，CVD、溅射等)，图形化技术(光刻、电子束曝光技术等)，刻蚀(干法等离子体刻蚀、化学腐蚀液刻蚀等)、金属淀积以及剥离技术，平坦化技术(SOG、CMP等)，注入及热退火等技术。因而，可以低成本地制造本发明的半导体存储器件。
附图说明
图1示出了根据本发明的实施例的氧化物异质结场效应晶体管的结构示意图。
图2示出了根据本发明的实施例的3T存储器的示意图。
具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
Cheng Cen等人在文章“0xide Nanoelectronics on Demand”，Science，Vol.323，p1026-1029中公开了以下现象：由铝酸镧薄膜和钛酸锶衬底构成的异质结的导电性能可通过AFM的针尖电压来控制，当针尖具有较高正电压时，在铝酸镧薄膜和钛酸锶衬底之间的界面处会形成二维电子气，当针尖具有较高负电压时，在铝酸镧薄膜和钛酸锶衬底之间的界面处的二维电子气会消失。异质结界面的导电特性可通过电压反复调节，并且在9天内不会明显变化，即具有记忆功能。
基于该现象，本发明人提出一种如图1示出的氧化物异质结场效应晶体管Q100。与常规的金属氧化物半导体场效应晶体管类似，该器件包括源极102、漏极103、栅极104。与常规的金属氧化物半导体场效应晶体管不同之处在于，该器件形成在氧化物衬底101上。在氧化物衬底101上还形成了氧化物薄膜105。氧化物衬底101和氧化物薄膜105形成异质结。在氧化物衬底101和氧化物薄膜105之间的界面(即异质结的界面)处会形成二维电子气(未示出)，作为该器件的沟道区。源极102和漏极103位于栅极104的两侧的氧化物衬底101中，并且与异质结界面相接触。
该氧化物异质结场效应晶体管Q100的栅极104对沟道的控制具有记忆特性。
尽管在该实施例中描述了氧化物异质结场效应晶体管和金属氧化物半导体场效应晶体管的实例，但存储晶体管Q100可以是其他类型的具有栅控记忆特性的晶体管，第一控制晶体管Q101和第二控制晶体管Q102可以是其他类型的具有开关特性的晶体管。
第一控制晶体管Q101和/或第二控制晶体管Q102选自以下一种：IV族(例如硅、锗)半导体器件、III-V族(例如砷化镓)半导体器件、II-VI族(例如氮化镓)半导体器件、石墨烯半导体器件、氧化物半导体器件、氧化物异质结器件。
存储晶体管Q100、第一控制晶体管Q101和第二控制晶体管Q102可以形成在相同或不同的半导体衬底上。
在存储晶体管Q100是氧化物异质结场效应晶体管的实例中，氧化物异质结场效应晶体管包括在半导体衬底(例如硅)上形成的氧化物基底层(例如钛酸锶)、以及在氧化物基底层上形成的氧化物薄膜。替代地，氧化物异质结场效应晶体管包括在氧化物衬底上形成的氧化物薄膜。
优选地，在同一个衬底上集成氧化物异质结场效应晶体管和金属氧化物半导体场效应晶体管。该衬底例如是半导体衬底。在氧化物异质结场效应晶体管的有源区，首先在半导体衬底上形成氧化物基底层(baselayer)，然后在氧化物基底层上形成氧化物薄膜，然后执行用于形成氧化物异质结场效应晶体管的其余步骤。在金属氧化物半导体场效应晶体管的有源区，从半导体衬底开始形成金属氧化物半导体场效应晶体管的各个部分。
在存储晶体管Q100是氧化物异质结场效应晶体管的实例中，氧化物基底层、氧化物衬底和/或氧化物薄膜由选自以下材料构成的组中的至少一种材料组成：铝酸镧，钛酸锶、钽酸钾，钽酸锂，铌酸锂，钛酸铅，锆酸铅，钛酸钡、钒酸镧，铪酸钙、钪酸钆、钪酸镝、锆酸锶、氧化镁、氧化铝、二氧化硅、氧化锌、氧化钽、氧化铪、氧化镧、氧化镍、氧化铌、氧化钨、氧化铜、氧化钛、氧化锆。例如氧化物基底层、氧化物衬底和/或氧化物薄膜可以是前述材料的任意组合(例如叠层)。
在存储晶体管Q100是氧化物异质结场效应晶体管的实例中，氧化物基底层、氧化物衬底和/或氧化物薄膜可以是掺杂或未掺杂的。氧化物衬底可以是单晶衬底。氧化物基底层和/或氧化物薄膜可以是外延层。
图2示出了根据本发明的实施例的3T存储器，其中采用图1所示的存储晶体管Q100代替电容器存储数据。在图2中示出的存储器包括2行4列共8个存储器单元，其中采用虚线框示出了最右上位置的一个存储器单元10。
该存储器单元10包括三个场效应晶体管，存储晶体管Q100用于存储电荷，并且利用电荷的数量表示数字“1”和“0”。第一控制晶体管Q101和第二控制晶体管Q102例如是常规的金属氧化物半导体场效应晶体管(MOSFET)，分别用于执行写入操作和读取操作。第一控制晶体管Q101的源极与位线B1相连接，栅极与用于施加写入控制电压的字线W1相连接。第二控制晶体管Q102的漏极与字线W2相连接，栅极与用于施加读取控制电压的位线B2相连接。存储晶体管Q100的栅极与第一控制晶体管Q101的漏极相连接，存储晶体管Q100的漏极与第二控制晶体管Q102的源极相连接，存储晶体管Q100的源极与地相连接。
在写入操作中，通过字线W1向存储器单元10的第一控制晶体管Q101的栅极施加写入控制电压Vwrite，第一控制晶体管Q101导通。位线B1经由第一控制晶体管Q101向存储晶体管Q100的栅极施加表示数据“0”或“1”的不同电平的数据信号，进而改变存储晶体管Q100的导通/截止状态，从而写入数据信号。即使在写入操作之后，存储晶体管Q100也能保护在一定的时间(即保持时间)内保持导通/截止状态，从而存储该数据信号。
在读取操作中，通过位线B2向存储单元10的第二控制晶体管Q102的栅极施加读取控制电压Vread，第二控制晶体管Q102导通。字线W2经由第二控制晶体管Q102与存储晶体管Q100的漏极相连接，检测存储晶体管Q100的导通/截止状态，从而读取数据信号。
在该实施例中，对于同一个存储器单元10，第一晶体管Q101和第二晶体管Q102分别独立完成写和读操作，这样不同存储单元可以并行地进行读和写操作，从而提高了半导体存储器的读写速度。
以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。

Claims (18)

1.一种半导体存储器件，包括存储晶体管、第一控制晶体管、第二控制晶体管，
其中，第一控制晶体管的源极和栅极分别与第一位线和第一字线相连接，第二控制晶体管的漏极和栅极分别与第二字线和第二位线相连接，存储晶体管的栅极与第一控制晶体管的漏极相连接，存储晶体管的漏极与第二控制晶体管的源极相连接，存储晶体管的源极与地相连接，并且，
存储晶体管具有栅控记忆特性。
2.根据权利要求1所述的半导体存储器件，其中第一控制晶体管和/或第二控制晶体管包括金属氧化物半导体场效应晶体管。
3.根据权利要求1所述的半导体存储器件，其中第一控制晶体管和/或第二控制晶体管选自以下一种：IV族半导体器件、III-V族半导体器件、II-VI族半导体器件、石墨烯半导体器件、氧化物半导体器件、氧化物异质结器件。
4.根据权利要求1所述的半导体存储器件，其中存储晶体管、第一控制晶体管和第二控制晶体管形成在相同的半导体衬底上。
5.根据权利要求1所述的半导体存储器件，其中存储晶体管形成在与第一控制晶体管和第二控制晶体管不同的半导体衬底上。
6.根据权利要求1所述的半导体存储器件，其中存储晶体管包括氧化物异质结场效应晶体管。
7.根据权利要求6所述的半导体存储器件，其中氧化物异质结场效应晶体管包括在半导体衬底上形成的氧化物基底层、以及在氧化物基底层上形成的氧化物薄膜，氧化物薄膜和氧化物基底层形成异质结，并且氧化物异质结场效应晶体管还包括在氧化物薄膜上形成的栅极，以及位于栅极的两侧并且与异质结界面相接触的源极和漏极。
8.根据权利要求6所述的半导体存储器件，其中氧化物异质结场效应晶体管包括在氧化物衬底上形成的氧化物薄膜，氧化物薄膜和氧化物衬底形成异质结，并且氧化物异质结场效应晶体管还包括在氧化物薄膜上形成的栅极，以及位于栅极的两侧并且与异质结界面相接触的源极和漏极。
9.根据权利要求7所述的半导体存储器件，其中氧化物基底层由选自以下材料构成的组中的至少一种材料组成：铝酸镧、钛酸锶、钽酸钾、钽酸锂、铌酸锂、钛酸铅、锆酸铅、钛酸钡、钒酸镧、铪酸钙、钪酸钆、钪酸镝、锆酸锶、氧化镁、氧化铝、二氧化硅、氧化锌、氧化钽、氧化铪、氧化镧、氧化镍、氧化铌、氧化钨、氧化铜、氧化钛和氧化锆。
10.根据权利要求8所述的半导体存储器件，其中氧化物衬底由选自以下材料构成的组中的至少一种材料组成：铝酸镧、钛酸锶、钽酸钾、钽酸锂、铌酸锂、钛酸铅、锆酸铅、钛酸钡、钒酸镧、铪酸钙、钪酸钆、钪酸镝、锆酸锶、氧化镁、氧化铝、二氧化硅、氧化锌、氧化钽、氧化铪、氧化镧、氧化镍、氧化铌、氧化钨、氧化铜、氧化钛和氧化锆。
11.根据权利要求7或8所述的半导体存储器件，其中氧化物薄膜由选自以下材料构成的组中的至少一种材料组成：铝酸镧、钛酸锶、钽酸钾、钽酸锂、铌酸锂、钛酸铅、锆酸铅、钛酸钡、钒酸镧、铪酸钙、钪酸钆、钪酸镝、锆酸锶、氧化镁、氧化铝、二氧化硅、氧化锌、氧化钽、氧化铪、氧化镧、氧化镍、氧化铌、氧化钨、氧化铜、氧化钛和氧化锆。
12.根据权利要求7所述的半导体存储器件，其中氧化物基底层是掺杂或未掺杂的。
13.根据权利要求8所述的半导体存储器件，其中氧化物衬底是掺杂或未掺杂的。
14.根据权利要求7或8所述的半导体存储器件，其中氧化物薄膜是掺杂或未掺杂的。
15.根据权利要求7所述的半导体存储器件，其中氧化物基底层是外延层。
16.根据权利要求8所述的半导体存储器件，其中氧化物衬底是单晶衬底。
17.根据权利要求7或8所述的半导体存储器件，其中氧化物薄膜是外延层。
18.一种访问根据权利要求1-17中任一项所述的半导体存储器件的方法，包括：
在读取操作中，通过第二位线向第二控制晶体管的栅极施加读取控制电压，使得第二控制晶体管导通，并且通过第二字线检测存储晶体管的导通/截止状态，从而读取数据信号；以及
在写入操作中，通过第一字线向第一控制晶体管的栅极施加写入控制电压，使得第一控制晶体管导通，并且通过第一位线向存储晶体管的栅极施加不同电平的数据信号，改变存储晶体管的导通/截止状态，从而写入该数据信号。
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