CN103226624B - 半导体器件特征密度梯度检验 - Google Patents
半导体器件特征密度梯度检验 Download PDFInfo
- Publication number
- CN103226624B CN103226624B CN201210571197.5A CN201210571197A CN103226624B CN 103226624 B CN103226624 B CN 103226624B CN 201210571197 A CN201210571197 A CN 201210571197A CN 103226624 B CN103226624 B CN 103226624B
- Authority
- CN
- China
- Prior art keywords
- density
- layout
- area
- feature
- window
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000012795 verification Methods 0.000 title abstract description 3
- 238000000034 method Methods 0.000 claims abstract description 68
- 238000012935 Averaging Methods 0.000 claims abstract description 42
- 230000002093 peripheral effect Effects 0.000 claims abstract description 11
- 238000013461 design Methods 0.000 claims description 40
- 238000003860 storage Methods 0.000 claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 229920005591 polysilicon Polymers 0.000 claims description 16
- 230000001235 sensitizing effect Effects 0.000 claims description 12
- 230000008859 change Effects 0.000 claims description 9
- 238000005259 measurement Methods 0.000 abstract description 6
- 238000007689 inspection Methods 0.000 abstract description 3
- 239000004744 fabric Substances 0.000 description 6
- 230000008569 process Effects 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 230000009471 action Effects 0.000 description 4
- 238000004590 computer program Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000012067 mathematical method Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000000654 additive Substances 0.000 description 2
- 230000000996 additive effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000000691 measurement method Methods 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000000084 colloidal system Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 150000002927 oxygen compounds Chemical class 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
- G03F1/70—Adapting basic layout or design of masks to lithographic process requirements, e.g., second iteration correction of mask patterns for imaging
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
提供了一种用于检验在半导体器件布局中存在的可接受的器件特征密度和器件特征差异的方法。提供了用于将器件布局划分为多个窗口并且测量或者确定每个窗口内的器件特征密度的方法。器件布局包括各个器件区域并且该方法提供了将一个区域内的平均器件特征密度与周围区域或者其他区域内的平均器件特征密度进行比较并且还提供了确定器件特征密度的梯度。可以从特定器件区域至周围区域监控梯度。用于实施该方法的指令可以存储在计算机可读存储介质上并且通过处理器执行这些指令。本发明还提供了半导体器件特征密度梯度检验。
Description
技术领域
本公开内容涉及半导体器件以及半导体器件的设计布局。更具体地，涉及检验设计布局中的设计特征的密度遵循关于器件区域之间的密度梯度和密度差异的可接受的规则。
背景技术
半导体器件由彼此叠加的多个材料层形成。每层都可以被称为一个器件层。每个层由相应的光掩模形成。通过相关联的设计布局制造光掩模，其中通常在诸如GDS(图形数据库系统)或GDS II(其是数据库文件格式，并且实际上是半导体制造产业中的用于设计布局的产业标准)之类的软件中提供相关联的设计布局。在每个器件层处，器件布局最终用于制造相应的材料层的图案。
器件层分别由相关联的设计布局形成，器件层的示例是在衬底、多晶硅或者其他半导体互连层、金属、或者其他导电互连层中形成的有源区域；以及在介电层中形成的诸如接触件、通孔、沟槽的开口。这些器件是各种其他器件层的代表。在每个设计布局中，存在可以代表器件的不同功能部分和/或不同结构特征的不同器件区域。对于诸如多晶硅的任何特定的器件层，器件特征的密度将根据器件区域和器件结构而改变。当器件特征的密度在整个器件层中不同时，会对在该层和其他层上实施的操作的处理能力产生不利影响。器件层中的器件特征的密度还会影响形成在该特定器件层上方和下方的多个层的拓扑和其他方面。
例如，诸如带隙基准电路的器件可以包括：双极晶体管BJT，位于管芯上的一个或多个器件区域中；以及电阻器，位于同一个管芯上的其他器件区域中。在电阻器区域中，例如可以存在多晶硅层中的高密度的器件特征并且有源区域层中的低密度的器件特征，而双极晶体管器件区域可以包括在有源区域层处的高密度的特征和在多晶硅层处的低密度的特征。
期望监控在整个器件层中的器件特征密度。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种用于检验半导体器件布局的密度的方法，所述方法包括：接收半导体器件的器件层的第一设计布局，所述半导体器件包括器件特征；将所述第一设计布局的至少一部分划分为多个窗口；确定所述多个窗口的每个窗口中的所述器件特征的密度；以及确定表征所述第一设计布局的密度指数，所述密度指数包括所述第一设计布局中的所述半导体器件的部分之间的第一器件特征密度梯度和第一器件特征密度差异中的至少一个。
该方法还包括：限定用于所述第一设计布局的器件特征密度差异规则；将所述第一器件特征密度差异与所述器件特征密度差异规则相比较；以及识别所述第一器件特征密度差异中的任一个是否违反了所述器件特征密度差异规则。
该方法还包括：限定所述第一设计布局中的器件区域，每个所述器件区域都包括相关联的多个所述窗口；以及其中，确定密度指数包括确定所述器件区域中的第一器件区域的平均器件特征密度和所述器件区域中的第二器件区域的平均器件特征密度之间的所述第一器件特征密度差异。
在该方法中，所述第一器件区域和所述第二器件区域彼此相邻。
该方法还包括：限定用于所述第一设计布局的器件特征密度差异规则；将所述第一器件特征密度差异与所述器件特征密度差异规则相比较；以及识别所述第一器件特征密度差异中的任一个是否违反了所述器件特征密度差异规则，以及其中，所述第二器件区域围绕所述第一器件区域，并且所述窗口中的每个都包括大约10微米×10微米的尺寸。
在该方法中，所述器件特征包括多晶硅特征，所述第一器件区域包括电阻器区域，并且所述第二器件区域包括双极结型晶体管区域。
在该方法中，确定所述第一器件特征密度差异包括：使用所述多个窗口的每个窗口中的所述器件特征的所述密度，确定所述第一器件区域的平均器件特征密度和所述第二器件区域的平均器件特征密度。
该方法还包括：确定所述第一设计布局中的所述器件特征的总平均密度，并且进一步确定所述第一器件区域的平均器件特征密度和所述总平均器件特征密度之间的差异。
在该方法中，将所述第一设计布局存储在有形计算机可读存储介质中，并且接收所述第一设计布局包括：处理器接收GDS II数据库文件格式的所述第一设计布局。
根据本发明的另一方面，提供了一种用于检验半导体器件布局中的密度的方法，所述方法包括：限定有关器件特征密度梯度的规则；接收包括所述器件特征的器件层的布局；将所述布局的至少一部分划分为多个窗口；确定所述多个窗口的每个窗口中的所述器件特征的平均密度；基于所述平均密度确定所述布局中的器件密度梯度；将所述器件密度梯度与所述器件特征密度梯度规则相比较；以及识别其中所述器件密度梯度中的一个违反了有关器件特征密度梯度的规则的任何区域。
该方法还包括：指定所述布局中的至少一个敏感区域，所述敏感区域包括相关联的多个窗口，并且其中确定器件密度梯度包括确定围绕所述敏感区域的周围区域和所述敏感区域之间的第一器件密度梯度。
在该方法中，所述器件特征是有源区域或者多晶硅部件，并且所述窗口的尺寸为10微米×10微米。
该方法还包括：限定所述布局中的器件区域，每个所述器件区域都包括相关联的多个窗口，并且其中确定所述器件密度梯度包括确定所述器件区域中的第一器件区域和第二器件区域之间的第一器件密度梯度。
该方法方法还包括：确定所述第一器件区域的第一平均器件特征密度和所述第二器件区域的第二平均器件特征密度，并且确定所述第一平均器件特征密度和所述第二平均器件特征密度之间的差异。
在该方法中，将所述布局存储在有形计算机可读存储介质中，并且接收布局包括：处理器接收GDS II数据库文件格式的所述布局。
根据本发明的又一方面，提供了一种有形计算机可读存储介质，存储有计算机程序代码，从而使得当处理器执行所述计算机程序代码时，所述处理器执行包括以下步骤的方法：接收包括器件特征的器件层的布局；将所述布局的至少一部分划分为多个窗口；确定所述多个窗口的每个窗口中的所述器件特征的密度；确定所述布局中的总平均器件特征密度；限定所述布局中的器件区域，每个所述器件区域都包括相关联的多个所述窗口；确定所述器件区域中的至少第一器件区域和第二器件区域的平均器件特征密度；以及确定所述第一器件区域和所述第二器件区域的平均器件特征密度之间的差异。
在该有形计算机可读存储介质中，所述方法还包括：将所述差异与器件特征密度差异规则相比较。
在该有形计算机可读存储介质中，所述方法还包括：基于所述多个窗口的每个窗口中的所述器件特征的所述密度，确定所述布局中的器件特征密度梯度；将所述器件特征密度梯度与器件特征密度梯度规则相比较；以及识别所述器件特征密度梯度中的任一个是否违反了所述器件特征密度梯度规则。
在该有形计算机可读存储介质中，确定所述布局中的器件特征密度梯度包括：确定围绕所述第一器件区域的周围区域和所述第一器件区域之间的器件密度梯度。
在该有形计算机可读存储介质中，所述第二器件区域与所述第一器件区域相邻，并且确定所述布局中的器件特征密度梯度包括确定所述第一器件区域和所述第二器件区域之间的器件密度梯度，并且进一步包括：进一步确定所述第一器件区域的平均器件特征密度和所述布局的平均器件特征密度之间的差异。
在该有形计算机可读存储介质中，所述方法还包括：进一步确定所述第一器件区域的平均器件特征密度和所述布局的平均器件特征密度之间的差异；以及进一步确定所述差异是否违反了所述器件特征密度差异规则中的任一个。
附图说明
当结合附图进行阅读时，通过下面的详细描述将最好地理解本公开内容。应该强调的是，根据惯例，附图的各个部件没有按比例绘制。相反，为了清楚，各个部件的尺寸被任意扩大或者缩小。在整个说明书和各个附图中，相同的参考标号指定相同的部件。
图1是根据本公开内容的实施例的示出不同器件区域的设计布局的示意图；
图2是根据本公开内容的方法的实施例的流程图；
图3是根据本公开内容的实施例的具有不同器件区域的设计布局的示意图；以及
图4是示出了设计布局的预定窗口中的密度值的设计布局的示意图。
具体实施方式
本公开内容的实施例可以应用于半导体器件的所有器件层。在相应的设计布局中布置每个器件层。本公开内容提供了一种用于实现设计规则检查(DRC)的方法和软件。DRC建立有关设计布局中的器件区域和其他区域之间的器件特征密度的梯度和器件特征密度的差异的规则，并且识别违反这些规则的情况。
每个设计布局都包括多个器件特征。在器件布局的不同区域中，器件特征可以具有不同的密度。根据各个实施例，不同的器件区域指示不同的功能单元和/或不同结构特征的单元。器件区域的实施例包括MOS(金属氧化物半导体)区域、双极结型晶体管(BJT)区域、FinFET区域、电阻器区域、运算放大器区域、电容器区域、各种伪区域、字线驱动单元区域、以及各种其他区域。
期望横跨器件层保持器件特征密度的一致性。横跨器件层的器件特征密度的改变会对在该器件层或者其他器件层实施的处理的性能产生不利影响。一个这样的示例是多晶硅器件层的多晶硅特征的密度。高密度的器件区域在蚀刻操作中需要额外的处理时间，例如以确保完全蚀刻紧密封装的多晶硅特征之间的密集几何形状(tight geometry)。清除高密度器件区域所需要的额外的蚀刻时间会导致其他器件区域(尤其是非常接近高密度区域的器件区域和/或具有特别低的密度的器件区域中)的过蚀刻和图案劣化。横跨器件层的器件特征密度的变化还可能导致不同的拓扑，这些不同的拓扑又会对重叠的器件层以及随后的光刻操作造成不利影响。如果不能保持横跨器件层的器件特征密度的一致性，则器件性能会受损害。
本公开内容的实施例提供了通过测量整个器件层的平均器件特征密度并且将这些器件特征密度与设计规则进行比较，来进行设计规则检查(DRC)。在一些实施例中，在GDS层(即，在制造光掩模之前并且在制造器件之前的设计布局阶段)实施设计规则检查。在一些实施例中，将设计布局存储在计算机可读存储介质中，并以GDS II或者其他合适的格式提供给计算机辅助设计工具或者其他处理器。GDS II(图形数据库系统II)是数据库文件格式，实际上是半导体制造产业中的用于设计布局的产业标准，并且是代表平面几何形状、文本标签(text label)、以及关于层级形式的布局的其他信息的二进制文件格式。在各个实施例中，设计规则存储在计算机可读存储介质中，器件特征密度的确定和设计规则检查可以通过处理器或者使用各种其他方法来实施，处理器访问计算机可读存储介质。
在一些实施例中，通过测量或者确定预定窗口中的器件特征密度来获取器件特征密度。该窗口可以是各种尺寸。在一些实施例中，设计布局被划分为固定的预定尺寸的小窗口，并且获取每个窗口的器件特征密度。在多个实施例中，对每个窗口的器件特征密度求平均值，并且呈现为平均器件特征密度。在各个实施例中，预定窗口是正方形或矩形并且具有各种尺寸，在该预定窗口中，测量器件特征密度并且求取其平均值。在又一些实施例中，窗口具有各种其他的不同几何形状。
本公开内容提供了建立与设计布局中的器件特征密度和器件特征密度梯度有关的设计规则。设计规则包括有关敏感区域或者其他区域中的可接受的密度梯度、敏感区域和周围区域或者其他相邻区域之间、或者设计布局中的其他区域之间的可接受的密度梯度的规则。在一些实施例中，设计规则还包括用于相邻窗口中的器件特征密度的可接受的范围或者用于相邻器件区域中的平均密度的可接受的范围。在某些示例性实施例中，还使用有关相邻或其他器件区域的器件特征密度之间、或者器件区域和周围区域之间的可接受的差异的设计规则。在一个实施例中，将设计规则存储在计算机可读存储介质中。
本公开内容适用于任何以及全部集成电路和其他半导体器件设计，并且适用于各种技术和应用。
利用所建立的设计规则，以上描述的各种器件区域可以包括一个或多个单独窗口。在一些实施例中，整个器件层包括多个器件区域，将整个器件层划分为预定尺寸的多个窗口，并且在每个窗口中测量器件特征密度。可以通过已知的测量和数学方法确定每个窗口的器件特征密度并且求取其平均值，其中，已知的测量和数学方法确定窗口的哪个部分被器件特征占用。确定并使用每个窗口中的器件特征密度。可以确定相邻窗口或者相邻区域中的密度。在各个实施例中，将单独窗口的平均器件特征密度用于确定在各个方向上横跨器件层的密度梯度以及在各种器件区域内或者之间的密度梯度。在一些实施例中，确定器件区域之间或者器件区域和周围区域之间的密度差异。本公开内容提供了识别对于器件特征密度的变化最敏感的敏感区域。敏感区域是由设计者或者处理工程师出于各种原因指定的。一旦确定密度梯度和密度差异，则将密度梯度和密度差异与相关联的设计规则进行比较，并且识别出违反设计规则的密度梯度和密度差异。根据各种实施例，随后采取校正措施，以校正违反设计规则的器件特征密度差异或者器件特征密度梯度。
已经大体上描述了本公开内容的概念，现在参考提供说明性实施例的附图。将使用多晶硅作为器件特征和器件层提供下面的描述，但这些描述仅为示例性的，并且本公开内容的教导可以应用于形成集成电路或者其他半导体器件的相应器件层的任意和所有设计布局。器件层包括但不限于在衬底、其他半导体、金属或者其他导电层中形成的有源区域；在介电层、由各种材料的组合形成的FinFET、以及由各种材料的组合形成的电容器极板中形成的诸如接触件、通孔、以及沟槽的开口。
现在参考附图，图1是用于形成集成电路或者其他半导体器件中的相应器件层的器件布局的一部分的平面图。图1仅示出了这样的设计布局的一小部分，并且以示意图形式表示。设计布局部分A包括4个示出的器件区域：中心器件区域4和周围器件区域6、8、和10。器件区域4、6、8和10在一些实施例中指示半导体器件中的不同功能单元、和/或器件区域4、6、8和10在一些实施例中包含不同的结构特征。器件区域4、6、8和10分别可以是前述的示例性器件区域中的任意一种。依次地，器件区域10围绕器件区域8，器件区域8围绕器件区域6，而器件区域6围绕中心器件区域4。这仅是示例性的，并且在各个实施例中，各个器件区域可以彼此相邻或者彼此间隔开，并且可以具有各种其他空间关系中的任意一种。
根据设计布局部分A是用于多晶硅器件层的实施例，确定每个器件区域4、6、8和10中的多晶硅特征的密度。在各个实施例中，确定每个器件区域4、6、8和10中的多晶硅部件的密度并求取其平均值，然后在进一步的计算中作为平均器件特征密度使用。根据一个实施例，通过将器件区域划分为多个预定尺寸的窗口并且测量由多晶硅结构所占用的窗口部分(例如，正性光刻胶系统中的模糊的光掩模部分)来确定器件特征密度。在所示出的实施例中，将设计布局部分A划分为多个预定窗口22。在一些实施例中，确定每个窗口22中的器件特征密度。可以使用用于确定一个区域中的器件特征密度的各种测量或其他方法。将每个器件区域4、6、8和10划分为多个窗口22。应该理解，根据各个实施例，尽管为了简单和清楚，仅在图1的代表部分中示出了窗口22，但是将横跨整个设计布局部分A示出窗口22。
窗口22可以为各种尺寸，并且可以采用各种形状。根据一个示例性实施例，窗口22是10×10微米的窗口。根据另一实施例，窗口22是100×100微米的窗口。根据又一实施例，窗口22是1000×1000微米的窗口，但是在其他实施例中可以使用其他尺寸和形状。在其他实施例中，窗口22是矩形或者三角形。各种标准可以被用来建立窗口22的尺寸。根据一些示例性的实施例，在窗口22中测量器件特征密度并求取其平均值，窗口22是诸如50×100微米的窗口或者10×20微米的窗口的矩形。
在一些实施例中，确定用于每个窗口22的平均器件特征密度。通过对包含在相应的器件区域4、6、8和10中的每个窗口22中的平均器件密度求取平均值，或者通过使用各种其他数学方法获取对应器件区域4、6、8和10中的每个器件区域内的总平均器件密度。
一旦确定每个窗口22以及器件区域4和周围的器件区域6、8和10中的器件特征密度，提供了确定器件特征密度梯度和器件特征密度差异的公开内容。在一个实施例中，确定沿着相邻器件区域4和6之间的线14的器件特征密度的梯度。在另一实施例中，获取器件区域4中的总平均器件特征密度，并且将该器件区域4中的总平均器件特征密度与器件区域6中的总平均器件特征密度相比较，从而确定这两个总平均值之间的差异。在各个实施例中，还确定沿着相邻器件区域6和8之间的线16的器件特征密度的梯度。在另一实施例中，获取器件区域6中的总平均器件特征密度并将器件区域6中的总平均器件特征密度与器件区域8中的总平均器件特征密度相比较，从而确定这两个总平均值之间的差异。根据另一实施例，还确定沿着相邻器件区域8和10之间的线18的器件特征密度的梯度。在一些实施例中，获取器件区域8中的总平均器件特征密度，并且将器件区域8中的总平均器件特征密度与器件区域10中的总平均器件特征密度相比较，从而确定这两个总平均值之间的差异。还可以确定设计布局部分A中的各种其他位置中的器件特征密度梯度。在一个实施例中，确定沿着完全处于器件区域10中的线24的器件特征密度梯度。线24被示出为沿着窗口22的单行延伸。在其他实施例中，可以确定沿着设计布局部分A中的各个方向的器件特征密度梯度，该设计布局部分A包括任意数目的窗口22。以每单位长度的密度的形式表达器件特征密度梯度，或者使用其他适当的惯例来表达。
一旦确定器件特征密度梯度和差异，在各个实施例中，就可以将器件特征密度梯度和差异与有关器件特征密度梯度和差异的设计规则进行比较。通过包括处理和设计考虑的各种标准来确定和生成设计规则。可接受的梯度和差异的数值可以改变并且取决于根据器件技术和其他考虑。
尽管以图1(出于说明目的，图1示出了物理器件布局)中的图形示出设计布局部分A，但是可以确定平均器件特征密度，并且可以在GDS层所实施的设计规则检查期间，即，在制造物理半导体器件层之前的设计布局阶段使用处理器来确定梯度和差异。
图2是示出根据本公开内容的用于检验器件特征密度梯度、范围和差异的示例性方法的流程图。步骤100提供了用于限定有关器件特征密度梯度、范围、和差异的规则的步骤。根据不同的实施例，这些设计规则是与设计布局中的器件特征密度、和器件特征密度梯度和差异有关的设计规则。在上文中进一步详细描述了这些设计规则。步骤102提供了接收初始的器件布局的步骤。初始的器件布局可以包括在软件中，该软件可以为GDS格式、GDS II格式、或者半导体制造产业中用于设计布局的其他适当数据库文件格式。可选的步骤104提供了识别至少一个器件区域的步骤。该器件区域可以由于各种处理或设计规则原因中的任意一种原因而被识别为敏感区域。器件区域包括识别为器件中的特定的功能区域的以前讨论的器件区域、或者其特征在于具有特定结构的区域。在一些实施例中，设计布局的任意指定的空间部分被识别为器件区域。可选地，基于各种处理或者设计规则考虑，将器件区域识别为这种区域。
步骤106提供了确定器件特征密度的步骤。这可以通过测量预定尺寸的多个窗口中的平均器件特征密度来实施。步骤106还提供了确定成组窗口中(诸如所识别出的器件区域之一中)的窗口平均值的总平均值的步骤。在一些实施例中，步骤106还提供了确定器件布局中的总平均器件特征密度的步骤。步骤108还提供了基于在步骤106确定的器件特征密度来确定器件特征密度指数(device feature density index)的步骤。在各种实施例中，在步骤108中，确定诸如器件区域内的或器件区域之间的器件特征密度梯度。在一些实施例中，确定包括器件区域和周围区域的区域中的器件梯度。步骤108还提供了确定器件区域和周围区域中的平均器件特征密度之间或者器件区域之间的差异的步骤。在步骤110中，将通过步骤108确定的器件特征密度指数与有关器件特征密度的规则相比较。步骤112提供了识别不符合要求的器件特征密度指数，或者检验器件特征密度指数符合设计规则的步骤。
图3是用于半导体器件的相应器件层的示例性设计布局。以示意图形式示出设计布局30，并且将设计布局30划分为外部单元32和内部单元34。以数字识别每个内部单元34，并且在某些实施例中该数字可以指示设计布局的不同的功能部分(即，不同的器件区域)。在一个实施例中，外部单元32是伪单元。在其他实施例中，外部单元32是有源单元。可以将内部和外部单元中的每个单元都划分为如上所述的多个器件窗口。相关联的数字0至5中的每个都可以指示特定的器件区域，并且多个实施例提供了确定由不同的数字指定的相邻器件区域之间，即，不同的器件区域之间的器件特征密度差异。在一个实施例中，如通过箭头36和38所示的，确定相邻器件区域的总平均器件特征密度之间的差。本公开内容还提供了确定沿着在五个不同的器件区域34中延伸的线40的器件特征密度梯度，但是其目的是示例性的，并且本公开内容提供了确定沿着包括不同数目的单元的不同方向的器件特征密度梯度。
图4是表示示例性设计布局中的器件特征密度的示图，并且包括数字密度值。设计布局46代表器件层的部分，并且将设计布局46划分为窗口48。规律配置并且规律地重复窗口48。在一个实施例中，窗口48均为10×10μm的窗口，但是在其他示例性实施例中可以使用其他尺寸。示例性的器件特征密度值出现在每个单独窗口48中。在一个实施例中，诸如0.26的单元(unit)代表由多晶硅部件占用的相关联的窗口48的部分，但是这些单元在其他示例性实施例中可以具有其他意义。在各个示例性实施例中，数值代表平均器件特征密度。
根据一些实施例，沿着窗口的多行中的任一行、沿着窗口的多列中的任一列、沿着两个或多个窗口的一行、沿着两个或多个窗口的一列等获取器件特征密度梯度。器件布局46还包括在所示出的实施例中用阴影示出、并且为了说明目的，还以二重线限制的三个器件区域。
器件区域50、52和54均包括多个单独窗口48。器件区域50、52和54如前所述，并且器件区域50、52和54中的每一个或者全部可以被识别为敏感器件区域(对于敏感器件区域和其他区域之间的器件特征密度差异和梯度最敏感)。在一个实施例中，通过对所关注的器件区域中的窗口48的单独平均器件特征密度进行平均获得所关注的器件区域(例如，器件区域50)的总平均器件特征密度。在一个实施例中，将该总平均值与整个设计布局46中的总器件特征密度平均值相比较。使用用于可接受的器件特征密度差异的各种数值。在其他实施例中，将总平均值与所关注的器件区域周围的区域中的器件特征密度相比较。在一个实施例中，确定沿着线60的器件特征密度梯度，并且在另一实施例中，确定沿着线62和64的器件特征密度梯度。根据各个实施例，以每单位长度的密度的形式表达器件特征密度梯度，或者使用其他适当的单位或者惯例表达，并且代表每单位长度的器件特征密度的改变。在一个实施例中，可以将窗口48限定为，窗口到窗口的器件特征密度的+/-10％的改变是可接受的。在其他实施例中，使用其他值。根据又一实施例，可以在诸如器件区域54的器件区域中，沿着诸如线68来获取器件密度梯度。在各个实施例中，沿着器件区域50、52或54之一的方向，监控每单位距离的器件特征密度的改变。
前述的器件特征密度梯度和器件特征密度差异仅是示例性的，并且在各种其他实施例中，确定各种其他器件特征密度指数。这些指数与沿着某个方向的器件特征密度梯度、区域之间的器件特征密度差异、以及某区域中的器件特征密度的范围有关。可以使用确定用于各个窗口的平均器件特征密度来计算各种其他指数。
在计算或确定各种指数之后，本公开内容提供了将这些指数与关于这些指数的相关设计规则相比较，以检验所测量或者确定的器件特征密度指数符合相关联的设计规则。识别出不符合设计规则的器件特征指数，并且在一些实施例中，采取校正措施。校正措施可以包括但不限于，响应于在所关注的设计布局中的违规，重新设计所关注的设计布局或者另一设计布局。在其他实施例中，校正措施包括工艺调整或者对于违反设计规则的器件特征密度指数敏感的处理操作的优化。
根据一个实施例，提供了一种用于检验半导体器件布局中的密度的方法。该方法包括：接收包括器件特征的半导体器件的器件层的第一设计布局；将第一设计布局的至少一部分划分为多个窗口；确定该多个窗口的每个窗口中的器件特征的密度；以及确定表现第一设计布局的特征的密度指数，该密度指数包括第一设计布局中的半导体器件的多个部分之间的第一器件特征密度梯度和第一器件特征密度差异中的至少一种。
根据另一实施例，提供了一种检验半导体器件布局中的密度的方法。该方法包括：限定有关器件层的器件布局中的器件特征密度差异的规则；接收包括器件特征的器件层的第一设计布局；将第一设计布局的至少一部分划分为多个窗口；确定多个窗口的每个窗口中的器件特征的密度；以及限定第一设计布局中的器件区域，每个器件区域都包括相关联的多个窗口。该方法还包括：确定器件区域中的第一器件区域的平均器件特征密度和器件区域中的第二器件区域的平均器件特征密度之间的差异；将该器件特征差异与有关器件特征密度差异的规则相比较；以及识别该差异是否违反了有关器件特征密度差异的规则。
根据另一实施例，提供了一种检验半导体器件布局中的密度的方法。该方法提供了：限定有关器件特征密度梯度的规则；接收包括器件特征的器件层的布局；将该布局的至少一部分划分为多个窗口；确定该多个窗口的每个窗口中的器件特征的平均密度；基于平均密度确定布局中的器件密度梯度；将器件密度梯度与器件特征密度梯度规则相比较；以及识别其中器件密度梯度的一个违反了有关器件特征密度梯度的规则的任意区域。
根据又一方面，提供了一种有形计算机可读存储介质。该有形计算机可读存储介质存储有计算机程序代码，从而使得当处理器执行计算机程序代码时，该处理器执行包括以下步骤的方法：接收包括器件特征的器件层的布局；将该布局的至少一部分划分为多个窗口；确定该多个窗口的每个窗口中的器件特征的密度；确定该布局中的总平均器件特征密度；限定布局中的器件区域，每个器件区域包括相关联的多个窗口；确定该多个器件区域中的至少第一器件区域和相邻器件区域的平均器件特征密度；以及确定第一器件区域和相邻器件区域的平均器件特征密度之间的差异。在一些实施例中，将该差异与器件特征密度差异规则相比较。
前面仅示出了本公开内容的原理。所以应该理解，本领域技术人员将能够设计出各种体现本公开内容的原理并且包括在本公开内容的精神和范围内的布置，但是在这里没有明确描述或者示出这些布置。另外，这里陈述的所有示例和条件性语言原则上仅是出于教导目的，以及帮助读者理解本公开内容的原理以及发明人对进一步促进该技术所贡献的概念，并且可以被理解为不限于具体陈述的示例和条件。另外，在这里叙述本公开内容的原理、方面、以及实施例的所有陈述及其具体示例用于覆盖本发明的结构和功能性等同物。另外，希望这些等同物包括当前已知的等同物和将来开发出来的等同物(即，开发出来的执行相同功能的任何元件，而不管其结构如何)。
希望结合被认为是所写出的整个描述的部分的附图，来阅读示例性实施例的该描述。在该描述中，诸如“低”、“高”、“水平”、“垂直”、“上”、“下”、“向上”、“向下”、“顶部”、以及“底部”的相对空间位置的术语及其派生词(例如，“水平地”、“向下地”、“向上地”等等)应该被理解为如以上讨论的附图中所述或所示的定向。这些相对空间位置的术语是为了便于描述并且不需要在特定方向上构建或操作装置。诸如“连接”和“互连”的有关附接、连接等的术语是指其中结构彼此直接或通过插入结构间接地彼此固定或者附接的关系、以及可移动或者刚性附接或关系(除非被明确描述)。
尽管以示例性实施例描述了本公开内容，但是本公开内容不限于此。相反，所附权利要求应该被广泛地理解为包括本公开内容的其他变型例和实施例，这些变型例和实施例由本领域技术人员在不脱离本公开内容的等同物的范围和归类的条件下做出的。
Claims (19)
1.一种用于检验半导体器件布局的密度的方法，所述方法包括：
接收半导体器件的器件层的第一设计布局，所述半导体器件包括器件特征；
将所述第一设计布局的至少一部分划分为多个窗口；
确定所述多个窗口的每个窗口中的所述器件特征的密度；以及
基于确定的密度确定表征所述第一设计布局的密度指数，所述密度指数包括所述第一设计布局中的所述半导体器件的部分之间的第一器件特征密度梯度和第一器件特征密度差异中的至少一个；
建立设计规则并且将所述设计规则存储在有形的计算机可读存储介质中，所述设计规则包括用于所述第一设计布局的器件特征密度差异规则；
将所述第一器件特征密度差异与存储的设计规则进行比较；
识别所述第一器件特征密度差异中的任一个是否违反了所述器件特征密度差异规则。
2.根据权利要求1所述的用于检验半导体器件布局的密度的方法，还包括：
限定所述第一设计布局中的器件区域，每个所述器件区域都包括相关联的多个所述窗口；以及
其中，确定密度指数包括确定所述器件区域中的第一器件区域的平均器件特征密度和所述器件区域中的第二器件区域的平均器件特征密度之间的所述第一器件特征密度差异。
3.根据权利要求2所述的用于检验半导体器件布局的密度的方法，其中，所述第一器件区域和所述第二器件区域彼此相邻。
4.根据权利要求2所述的用于检验半导体器件布局的密度的方法，
其中，所述第二器件区域围绕所述第一器件区域，并且所述窗口中的每个都包括10微米×10微米的尺寸。
5.根据权利要求2所述的用于检验半导体器件布局的密度的方法，其中，所述器件特征包括多晶硅特征，所述第一器件区域包括电阻器区域，并且所述第二器件区域包括双极结型晶体管区域。
6.根据权利要求2所述的用于检验半导体器件布局的密度的方法，其中，确定所述第一器件特征密度差异包括：使用所述多个窗口的每个窗口中的所述器件特征的所述密度，确定所述第一器件区域的平均器件特征密度和所述第二器件区域的平均器件特征密度。
7.根据权利要求2所述的用于检验半导体器件布局的密度的方法，还包括：确定所述第一设计布局中的所述器件特征的总平均密度，并且进一步确定所述第一器件区域的平均器件特征密度和总平均器件特征密度之间的差异。
8.根据权利要求1所述的用于检验半导体器件布局的密度的方法，其中，将所述第一设计布局存储在有形计算机可读存储介质中，并且接收所述第一设计布局包括：处理器接收GDS II数据库文件格式的所述第一设计布局。
9.一种用于检验半导体器件布局中的密度的方法，所述方法包括：
限定有关器件特征密度梯度的规则；
接收包括所述器件特征的器件层的布局；
将所述布局的至少一部分划分为多个窗口；
确定所述多个窗口的每个窗口中的所述器件特征的平均密度；
基于所述平均密度确定所述布局中的器件密度梯度；
将所述器件密度梯度与所述器件特征密度梯度规则相比较；以及
识别其中所述器件密度梯度中的一个违反了有关器件特征密度梯度的规则的任何区域。
10.根据权利要求9所述的用于检验半导体器件布局中的密度的方法，还包括：指定所述布局中的至少一个敏感区域，所述敏感区域包括相关联的多个窗口，并且其中确定器件密度梯度包括确定围绕所述敏感区域的周围区域和所述敏感区域之间的第一器件密度梯度，
其中，所述敏感区域是对于器件特征密度的变化最敏感的区域。
11.根据权利要求9所述的用于检验半导体器件布局中的密度的方法，其中，所述器件特征是有源区域或者多晶硅部件，并且所述窗口的尺寸为10微米×10微米。
12.根据权利要求9所述的用于检验半导体器件布局中的密度的方法，还包括：限定所述布局中的器件区域，每个所述器件区域都包括相关联的多个窗口，并且其中确定所述器件密度梯度包括确定所述器件区域中的第一器件区域和第二器件区域之间的第一器件密度梯度。
13.根据权利要求12所述的用于检验半导体器件布局中的密度的方法，还包括：确定所述第一器件区域的第一平均器件特征密度和所述第二器件区域的第二平均器件特征密度，并且确定所述第一平均器件特征密度和所述第二平均器件特征密度之间的差异。
14.根据权利要求9所述的用于检验半导体器件布局中的密度的方法，其中，将所述布局存储在有形计算机可读存储介质中，并且接收布局包括：处理器接收GDS II数据库文件格式的所述布局。
15.一种用于检验半导体器件布局中的密度的方法：
接收包括器件特征的器件层的布局；
将所述布局的至少一部分划分为多个窗口；
确定所述多个窗口的每个窗口中的所述器件特征的密度；
确定所述布局中的总平均器件特征密度；
限定所述布局中的器件区域，每个所述器件区域都包括相关联的多个所述窗口；
确定所述器件区域中的至少第一器件区域和第二器件区域的平均器件特征密度；以及
确定所述第一器件区域和所述第二器件区域的平均器件特征密度之间的差异。
16.根据权利要求15所述的用于检验半导体器件布局中的密度的方法，所述方法还包括：
基于所述多个窗口的每个窗口中的所述器件特征的所述密度，确定所述布局中的器件特征密度梯度；
将所述器件特征密度梯度与器件特征密度梯度规则相比较；以及
识别所述器件特征密度梯度中的任一个是否违反了所述器件特征密度梯度规则。
17.根据权利要求16所述的用于检验半导体器件布局中的密度的方法，确定所述布局中的器件特征密度梯度包括：确定围绕所述第一器件区域的周围区域和所述第一器件区域之间的器件密度梯度。
18.根据权利要求17所述的用于检验半导体器件布局中的密度的方法，所述第二器件区域与所述第一器件区域相邻，并且确定所述布局中的器件特征密度梯度包括确定所述第一器件区域和所述第二器件区域之间的器件密度梯度，并且进一步包括：进一步确定所述第一器件区域的平均器件特征密度和所述布局的平均器件特征密度之间的差异。
19.根据权利要求15所述的用于检验半导体器件布局中的密度的方法，所述方法还包括：
进一步确定所述第一器件区域的平均器件特征密度和所述布局的平均器件特征密度之间的差异；以及
进一步确定所述差异是否违反了器件特征密度差异规则中的任一个。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/362,914 | 2012-01-31 | ||
| US13/362,914 US8549453B2 (en) | 2012-01-31 | 2012-01-31 | Semiconductor device feature density gradient verification |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103226624A CN103226624A (zh) | 2013-07-31 |
| CN103226624B true CN103226624B (zh) | 2016-10-05 |
Family
ID=48837069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210571197.5A Expired - Fee Related CN103226624B (zh) | 2012-01-31 | 2012-12-25 | 半导体器件特征密度梯度检验 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US8549453B2 (zh) |
| CN (1) | CN103226624B (zh) |
| TW (1) | TWI472942B (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7827016B1 (en) * | 2006-05-31 | 2010-11-02 | William Wai Yan Ho | Simulating circuits by distributed computing |
| US8549453B2 (en) * | 2012-01-31 | 2013-10-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device feature density gradient verification |
| US8832619B2 (en) * | 2013-01-28 | 2014-09-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Analytical model for predicting current mismatch in metal oxide semiconductor arrays |
| US9372951B2 (en) * | 2013-11-20 | 2016-06-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device design methods and conductive bump pattern enhancement methods |
| CN104077460B (zh) * | 2014-07-18 | 2017-02-15 | 中国科学院微电子研究所 | 化学机械抛光方法及芯片版图等效特征参数提取方法 |
| WO2020154862A1 (en) * | 2019-01-28 | 2020-08-06 | Yangtze Memory Technologies Co., Ltd. | Systems and methods for designing dummy patterns |
| US11010529B2 (en) * | 2019-09-16 | 2021-05-18 | Taiwan Semiconductor Manufacturing Company Limited | Integrated circuit layout validation using machine learning |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7383521B2 (en) * | 2002-06-07 | 2008-06-03 | Cadence Design Systems, Inc. | Characterization and reduction of variation for integrated circuits |
| US7827016B1 (en) * | 2006-05-31 | 2010-11-02 | William Wai Yan Ho | Simulating circuits by distributed computing |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3686367B2 (ja) * | 2001-11-15 | 2005-08-24 | 株式会社ルネサステクノロジ | パターン形成方法および半導体装置の製造方法 |
| US6775812B2 (en) * | 2002-07-17 | 2004-08-10 | Hewlett-Packard Development Company, L.P. | Layout design process and system for providing bypass capacitance and compliant density in an integrated circuit |
| US7257784B2 (en) * | 2005-03-24 | 2007-08-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for integrally checking chip and package substrate layouts for errors |
| US7739632B2 (en) * | 2006-08-18 | 2010-06-15 | International Business Machines Corporation | System and method of automated wire and via layout optimization description |
| US7482646B2 (en) * | 2006-10-18 | 2009-01-27 | Hejian Technology (Suzhou) Co., Ltd. | Image sensor |
| US7565638B2 (en) * | 2006-11-21 | 2009-07-21 | Sun Microsystems, Inc. | Density-based layer filler for integrated circuit design |
| US8099685B2 (en) * | 2007-07-31 | 2012-01-17 | Mentor Graphics Corporation | Model based microdevice design layout correction |
| US7890906B2 (en) * | 2008-05-09 | 2011-02-15 | International Business Machines Corporation | Method of laying out integrated circuit design based on known polysilicon perimeter densities of individual cells |
| US7849433B2 (en) * | 2008-05-09 | 2010-12-07 | International Business Machines Corporation | Integrated circuit with uniform polysilicon perimeter density, method and design structure |
| US8141016B2 (en) * | 2008-08-29 | 2012-03-20 | International Business Machines Corporation | Integrated design for manufacturing for 1×N VLSI design |
| JP5282649B2 (ja) * | 2008-09-25 | 2013-09-04 | 富士通株式会社 | レイアウト評価装置、レイアウト評価プログラム、ダミールール生成装置及びダミールール生成プログラム |
| JP5491777B2 (ja) * | 2009-06-19 | 2014-05-14 | 株式会社東芝 | フレア補正方法およびフレア補正プログラム |
| US20110107291A1 (en) * | 2009-11-05 | 2011-05-05 | International Business Machines Corporation | Design system and method that, during timing analysis, compensates for regional timing variations |
| US8232137B2 (en) * | 2009-12-10 | 2012-07-31 | Intersil Americas Inc. | Heat conduction for chip stacks and 3-D circuits |
| KR101781624B1 (ko) * | 2010-12-08 | 2017-09-25 | 삼성전자주식회사 | 가변 저항 메모리 소자 및 그 제조 방법 |
| US9287252B2 (en) * | 2011-03-15 | 2016-03-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor mismatch reduction |
| US8549453B2 (en) * | 2012-01-31 | 2013-10-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device feature density gradient verification |
-
2012
- 2012-01-31 US US13/362,914 patent/US8549453B2/en active Active
- 2012-11-28 TW TW101144432A patent/TWI472942B/zh not_active IP Right Cessation
- 2012-12-25 CN CN201210571197.5A patent/CN103226624B/zh not_active Expired - Fee Related
-
2013
- 2013-08-28 US US14/012,142 patent/US8856707B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7383521B2 (en) * | 2002-06-07 | 2008-06-03 | Cadence Design Systems, Inc. | Characterization and reduction of variation for integrated circuits |
| US7827016B1 (en) * | 2006-05-31 | 2010-11-02 | William Wai Yan Ho | Simulating circuits by distributed computing |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103226624A (zh) | 2013-07-31 |
| US8856707B2 (en) | 2014-10-07 |
| US20130198710A1 (en) | 2013-08-01 |
| US8549453B2 (en) | 2013-10-01 |
| TW201331776A (zh) | 2013-08-01 |
| US20130346935A1 (en) | 2013-12-26 |
| TWI472942B (zh) | 2015-02-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103226624B (zh) | 半导体器件特征密度梯度检验 | |
| US10685165B2 (en) | Metrology using overlay and yield critical patterns | |
| US7962863B2 (en) | Computer-implemented methods, systems, and computer-readable media for determining a model for predicting printability of reticle features on a wafer | |
| CN101311825B (zh) | 修正光学邻近效应的方法 | |
| US10169515B2 (en) | Layout modification method and system | |
| JP2009021378A (ja) | 半導体集積回路の生産方法、設計方法及び設計システム | |
| US8782572B1 (en) | Method of optical proximity correction | |
| US8195697B2 (en) | Database creation method, database device and design data evaluation method | |
| US10860774B2 (en) | Methodology for pattern density optimization | |
| US20110289472A1 (en) | Layout quality evaluation | |
| US20120198396A1 (en) | Method of optimizing semiconductor device manufacturing process, method of manufacturing semiconductor device, and non-transitory computer readable medium | |
| CN113376954B (zh) | Opc检测方法、计算机设备及计算机可读存储介质 | |
| US7974457B2 (en) | Method and program for correcting and testing mask pattern for optical proximity effect | |
| CN108053397A (zh) | 一种采用支持向量机检测光刻薄弱点的方法 | |
| JP5842345B2 (ja) | 半導体集積回路のレイアウト設計装置、レイアウト設計方法及びレイアウト設計プログラム並びに半導体集積回路装置の製造方法 | |
| CN105892223A (zh) | 一种优化opc验证的方法 | |
| JP2006100619A (ja) | 半導体装置の製造方法および半導体装置 | |
| Du et al. | A model-based approach for the scattering-bar printing avoidance | |
| US10055531B2 (en) | Layout checking method for advanced double patterning photolithography with multiple spacing criteria | |
| US20140189629A1 (en) | Pattern-based power-and-ground (pg) routing and via creation | |
| Lin et al. | Lithography hotspot detection with ResNet network | |
| Hamed et al. | IC layouts patterns topological profiling using directional geometrical kernels | |
| CN103901714A (zh) | 提高光刻工艺窗口的光学临近修正处理方法 | |
| CN115598922A (zh) | 光学临近修正模型的建模方法及光学临近修正方法 | |
| CN112069750A (zh) | 版图的验证方法、装置、设备和存储介质 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20161005 |