JP5842345B2 - 半導体集積回路のレイアウト設計装置、レイアウト設計方法及びレイアウト設計プログラム並びに半導体集積回路装置の製造方法 - Google Patents

Description

本発明は、半導体集積回路のレイアウトの設計に用いられるレイアウト設計装置、レイアウト設計方法、及びレイアウト設計プログラム、並びにそれらを用いた半導体集積回路装置の製造方法に関するものである。

近年、ＬＳＩ（Large Scale Integrated Circuit）の微細化が進むにつれて、製造段階における半導体素子の電気特性の変動が無視できなくなってきている。設計段階における所望の電気特性と、製造段階で実際に実現される電気特性との差が、時として致命的な誤動作を生じ、歩留りを下げる場合がある。

過去においては、そのような素子の電気特性変動を考慮した十分に大きなマージン（余裕）を付加したワーストケース設計が行なわれてきた。
しかし、消費電力の低減を目的として低電圧化及び高速化が進んでいる近年のＬＳＩでは、大きなマージンを付加した設計では低消費電力化及び高速化を図ることが困難であり、また十分なマージン確保することも困難となってきている。
そこで、必要十分なマージンだけを付加した設計を可能とするための技術が望まれるようになった。

製造段階における素子の特性変動の要因にはさまざまなものが考えられる。そのうちの１つとして、応力の影響があることが知られている。その応力には次の２種類がある。

１つは、半導体パッケージから素子に加わる応力である（例えば、特許文献１，２を参照。）。この応力の影響で、製造された素子の特性が設計段階における所望の特性から変化してしまう。この応力は、パッケージ応力、パッケージストレス、アセンブリストレスなどと呼ばれている。ここでは、この応力をパッケージ応力と呼ぶ。

もう１つは、素子分離構造であるＳＴＩ（Shallow Trench Isolation）から素子に加わる応力である（例えば、特許文献１，３を参照。）。その応力の影響で、製造された素子の特性が設計段階における所望の特性から変化してしまう。この応力は、ＳＴＩ応力、ＳＴＩストレスなどと呼ばれている。ここでは、この応力をＳＴＩ応力と呼ぶ。
パッケージ応力とＳＴＩ応力は、互いに独立したまったく別物ではあるが、どちらも製造段階における素子の特性変動の要因となるものである。

パッケージ応力の影響による電気特性の変動を考慮して、十分に大きなマージンを付加して設計することは、前述のとおり近年のＬＳＩ設計においてはもはや許されない。このため、現状の設計環境においては、パッケージ応力の影響による電気特性の変動を回路シミュレーションにより正確に解析するという手法が主流となっている。回路シミュレーションにより、必要十分なマージンが付加された設計となっているか否かを解析するのである。この技術は例えば特許文献１に開示されている。

特許文献１に開示された半導体集積回路のレイアウト解析装置は回路シミュレーション装置である。特許文献１においては、パッケージ応力の影響は「アセンブリストレス感度パラメータ」と呼ばれており、回路シミュレーション動作はこれを考慮してトランジスタのパラメータを決定してシミュレーションを実行する。これにより、パッケージ応力を考慮した回路シミュレーションを実現している。

特許文献１に開示された回路シミュレーション装置によれば、パッケージ応力に起因する特性変動に対して必要十分なマージンが付加された設計となっているか否かを解析することは可能である。
しかしながら、この解析結果が不適合（ＮＧ：No Good）となった場合には、設計フローの初期段階に戻って再設計を行なうことが必要となるという問題があった。そして、例えば再設計した結果が再び不適合となれば、設計ＴＡＴ（Turn Around Time）が長くなってしまう虞れもある。

本発明は、上記課題に鑑みてなされたものであり、半導体集積回路の設計ＴＡＴの増大を防止できるレイアウト設計装置、レイアウト設計方法及びレイアウト設計プログラム、並びにそれらを用いた半導体集積回路装置の製造方法を提供することを目的とするものである。

本発明にかかる半導体集積回路のレイアウト設計装置は、パッケージに起因して半導体チップに加わるパッケージ応力の応力値の分布を示す応力分布データを読み込むための応力分布データ読込み手段と、上記半導体チップのチップレイアウトデータから素子レイアウトデータを抽出するための素子レイアウトデータ獲得手段と、上記半導体チップに搭載される各素子について応力値と素子の特性変動の関係を示した検量線データを保持するための検量線データ保持部と、上記応力分布データ、上記素子レイアウトデータ及び上記検量線データに基づいて各素子についてパッケージ応力による素子特性変動を算出するための素子特性変動計算手段と、上記素子特性変動を打ち消すように上記素子レイアウトデータを補正するための素子レイアウト補正手段と、上記補正後素子レイアウトデータを用いて上記チップレイアウトデータを補正するためのチップレイアウト補正手段と、を備えている。

本発明のレイアウト設計装置において、上記素子レイアウトデータを補正する際の方法について、素子レイアウトのパターン幅もしくはパターン長さ又はその両方を補正する方法、及び素子レイアウトのパターン向きもしくはパターン位置又はその両方を補正する方法のうち少なくとも２つの補正方法を保持するための補正方法保持部をさらに備え、上記素子レイアウト補正手段は、上記補正方法保持部に保持された上記補正方法のうちから選択された１つ又は複数の補正方法に基づいて上記素子レイアウトデータを補正するようにしてもよい。

また、デザインルールを保持するためのデザインルール保持部をさらに備え、上記素子レイアウト補正手段は、上記デザインルールに違反しないようにしながら上記素子レイアウトデータを補正するようにしてもよい。

本発明にかかる半導体集積回路のレイアウト設計方法は、パッケージに起因して半導体チップに加わる応力値の分布を示す応力分布データ、上記半導体チップのチップレイアウトデータから抽出された素子レイアウトデータ、及び、上記半導体チップに搭載される各素子について応力値と素子の特性変動の関係を示した検量線データに基づいて各素子についてパッケージ応力による素子特性変動を算出する素子特性変動計算ステップと、上記素子特性変動を打ち消すように上記素子レイアウトデータを補正する素子レイアウト補正ステップと、上記補正後素子レイアウトデータを用いて上記チップレイアウトデータを補正するチップレイアウト補正ステップと、を含む。

本発明のレイアウト設計方法において、上記素子レイアウト補正ステップは、素子レイアウトのパターン幅もしくはパターン長さ又はその両方を補正する方法、及び素子レイアウトのパターン向きもしくはパターン位置又はその両方を補正する方法のうち少なくとも２つを含む複数の補正方法から選択された１つ又は複数の補正を用いて上記素子レイアウトデータを補正する例を挙げることができる。

また、上記素子レイアウト補正ステップは、デザインルールに違反しないようにしながら上記素子レイアウトデータを補正するようにしてもよい。

本発明にかかる半導体集積回路のレイアウト設計プログラムは、本発明のレイアウト設計方法の各ステップをコンピュータに実行させるためのプログラムである。

本発明にかかる半導体集積回路装置の製造方法は、本発明の半導体集積回路のレイアウト設計方法で得られた素子レイアウトデータ及びチップレイアウトデータに基づいて作成されたレティクルを用いた写真製版工程を含んで、前記応力分布データを得るのに用いられた前記半導体チップ及び前記パッケージと同一構造の半導体チップ及びパッケージを持つ半導体集積回路装置を作成する。
ここで、シリコンは半導体であるから、半導体チップにはシリコンチップも含まれる。また、同一構造とは、材料、形状及び寸法が同一であることを意味する。なお、応力分布データを得るのに用いられた半導体チップと同一構造の半導体チップには、応力分布データを得るのに用いられた半導体チップ上に作成された応力測定用の素子や配線など、パッケージ応力を測定することだけを目的として半導体チップ上に形成された構造は含まれない。

本発明の半導体集積回路のレイアウト設計装置は、素子特性変動計算手段により応力分布データ、素子レイアウトデータ及び検量線データに基づいて各素子についてパッケージ応力による素子特性変動を算出し、素子レイアウト補正手段により素子特性変動が算出した素子特性変動を打ち消すように素子レイアウトデータを補正し、チップレイアウト補正手段により補正後素子レイアウトデータを用いてチップレイアウトデータを補正するようにした。
本発明の半導体集積回路のレイアウト設計方法及びレイアウト設計プログラムでは、素子特性変動計算ステップで応力分布データ、レイアウトデータ及び検量線データに基づいて各素子についてパッケージ応力による素子特性変動を算出し、素子レイアウト補正ステップで素子特性変動計算ステップが算出した素子特性変動を打ち消すように素子レイアウトデータを補正し、チップレイアウト補正ステップで補正後素子レイアウトデータを用いてチップレイアウトデータを補正するようにした。
これにより、補正後チップレイアウトデータに基づく半導体集積回路はパッケージ応力に起因する特性変動による誤動作が起こる可能性が低くなり、設計フローの初期段階に戻って再設計を行なう必要が生じる可能性も低くなる。これにより、設計ＴＡＴの増大を防止できる。さらに、製造歩留りが向上するという効果も期待できる。

本発明のレイアウト設計装置は、複数の補正方法を保持するための補正方法保持部をさらに備え、素子レイアウト補正手段は、補正方法保持部に保持された補正方法のうちから選択された１つ又は複数の補正方法に基づいて素子レイアウトデータを補正するようにしてもよい。
本発明のレイアウト設計方法及びレイアウト設計方法において、素子レイアウト補正ステップは、素子レイアウトのパターン幅もしくはパターン長さ又はその両方を補正する方法、及び素子レイアウトのパターン向きもしくはパターン位置又はその両方を補正する方法のうち少なくとも２つを含む複数の補正方法から選択された１つ又は複数の補正を用いて素子レイアウトデータを補正するようにしてもよい。
これにより、より適した補正方法によって各素子の素子レイアウトを補正することができるので、補正後素子レイアウトデータが反映された補正後チップレイアウトデータに基づく半導体集積回路はパッケージ応力に起因する特性変動による誤動作が起こる可能性はさらに低くなり、設計ＴＡＴの増大がさらに防止される。さらに、より適した補正方法を選択することにより、素子レイアウトの補正の際に、チップ面積の増大や他の素子との位置関係を損なわないようにすることもできる。

本発明のレイアウト設計装置は、デザインルールを保持するためのデザインルール保持部をさらに備え、素子レイアウト補正手段は、デザインルールに違反しないようにしながら素子レイアウトデータを補正するようにしてもよい。
本発明のレイアウト設計方法及びレイアウト設計方法において、素子レイアウト補正ステップは、デザインルールに違反しないようにしながら素子レイアウトデータを補正するようにしてもよい。
これにより、補正後素子レイアウトデータが反映された補正後チップレイアウトデータについて、チップレイアウトデータの最終確認であるＤＲＣ（Design Rule Check）でＮＧ判定がされることを未然に防ぐことができ、設計ＴＡＴの増大がさらに防止される。さらに、製造歩留りがさらに向上することが期待できる。

本発明にかかる半導体集積回路装置の製造方法は、本発明の半導体集積回路のレイアウト設計方法で得られた素子レイアウトデータ及びチップレイアウトデータに基づいて作成されたレティクルを用いた写真製版工程を含んで、前記応力分布データを得るのに用いられた前記半導体チップ及び前記パッケージと同一構造の半導体チップ及びパッケージを持つ半導体集積回路装置を作成するようにしたので、作成された半導体集積回路装置について、パッケージに起因して半導体チップに加わる応力による素子の特性変動を考慮した精度の高い回路特性を持つ半導体集積回路装置を得ることができる。特に、アナログ回路を搭載した半導体集積回路装置の作成に本発明の半導体集積回路装置の製造方法を適用すれば、アナログ回路特性がより高精度な物になる。

レイアウト設計装置の一実施例を説明するためのブロック図である。 抵抗素子レイアウトの一例を簡略化して表す図である。 図２の抵抗素子のレイアウトの補正例を簡略化して表す図である。 図２の抵抗素子のレイアウトの他の補正例を簡略化して表す図である。 図２の抵抗素子のレイアウトのさらに他の補正例を簡略化して表す図である。 抵抗素子レイアウトの他の例を簡略化して表す図である。 図６の抵抗素子のレイアウトの補正例を簡略化して表す図である。 図６の抵抗素子のレイアウトの他の補正例を簡略化して表す図である。 図６の抵抗素子のレイアウトのさらに他の補正例を簡略化して表す図である。

図１は、本発明のレイアウト設計装置の一実施例を説明するためのブロック図である。
この実施例は、応力分布データ保持部１と、応力分布データ読込み手段３と、チップレイアウトデータ保持部５と、素子レイアウトデータ獲得手段７と、検量線データ保持部９と、素子特性変動計算手段１１と、素子レイアウト補正手段１３と、補正方法保持部１５と、デザインルール保持部１７と、チップレイアウト補正手段１９と、補正後チップレイアウトデータ保持部２１と、を備えている。

応力分布データ保持部１は、パッケージに起因して半導体チップに加わるパッケージ応力の応力値の分布を示す応力分布データを保持するためのものである。応力分布データは、パッケージに起因する応力の値を半導体チップ上の座標位置ごとに示した情報群である。これは、複数のピエゾ抵抗素子を形成した応力分布検出用半導体チップを用い、パッケージ応力の分布を検出することにより得られる。パッケージ応力分布の測定方法の詳細は例えば特許文献２に開示されている。ピエゾ抵抗素子は応力を受けることにより抵抗値が変動するので、半導体装置組立工程前後での各ピエゾ抵抗素子の抵抗値の変動を測定することにより、応力分布検出用半導体チップに加わる応力の分布を検出することができる。応力分布データは、特定の半導体チップと特定のパッケージ構造が組み合わされてなる製品チップごとに準備される。製品チップを構成する半導体チップにおけるパッケージ応力の分布は、応力分布検出用半導体チップにおけるパッケージ応力の分布と同じになる。

応力分布データ読込み手段３は、応力分布データ保持部１に保持された応力分布データを読み込むためのものである。ここで読み込んだ応力分布データは後述する素子特性変動計算手段１１で使用される。

チップレイアウトデータ保持部５は、半導体チップ全体に関するチップレイアウトデータを保持するためのものである。チップレイアウトデータは、半導体チップに搭載される各素子の配置等を示すものであり、半導体装置の製造工程で用いられるマスクデータのもとになるものである。

素子レイアウトデータ獲得手段７は、チップレイアウトデータ保持部５に保持されたチップレイアウトデータから素子レイアウトデータを抽出するためのものである。素子レイアウトデータ獲得手段７は、例えばレイアウト抽出ツール又はＬＰＥ（Layout Parasitic Extract）ツールと呼ばれるソフトウェアによって実現され、半導体チップ上に配置されている各素子の座標や向き、サイズなどの素子特性を決定する情報を抽出するものである。

検量線データ保持部９は、半導体チップに搭載される各素子について応力値と素子の特性変動の関係を示した検量線データを保持するためのものである。検量線データは、一般的に、特性が既知の試料を測定器にかけた場合の測定器の指示値と、もともと既知であった特性との関係を示すものである。ここでは、パッケージ応力と、パッケージ応力に起因する素子特性値の変動率又は変動量の関係を示すデータである。検量線データは素子の種類別に用意しておく。検量線データは、計算式であってもよいし、テーブル化された情報であってもよい。検量線データは、各素子を試料として準備し、それぞれに大きさが既知の応力を印加し、そのときの特性値の変動を測定することにより得ることができる。

素子特性変動計算手段１１は、応力分布データ読込み手段３が読み込んだ応力分布データ、素子レイアウトデータ獲得手段７が抽出した素子レイアウトデータ、及び検量線データ保持部９に保持された検量線データに基づいて各素子についてパッケージ応力による素子特性変動を算出するためのものである。素子に印加されているパッケージ応力の大きさがわかれば、それに起因する素子特性変動は計算式により求めることができることが知られている。その計算式は、例えば非特許文献１に開示されている。

この実施例では、応力分布データ読込み手段３により半導体チップ上の座標位置ごとの応力データが獲得され、また、素子レイアウトデータ獲得手段７により半導体チップ上に配置されている各素子の座標や向き、サイズなどの素子レイアウトデータが獲得される。これらの２つのデータにより、半導体チップ上の各素子に印加されているパッケージ応力の大きさがわかる。さらに、ここで検量線データを参照すれば、前述の計算式により、パッケージ応力の大きさから各素子の特性値の変動率又は変動量を求めることができる。

素子レイアウト補正手段１３は、素子特性変動計算手段１１が算出した素子特性変動を打ち消すように素子レイアウトデータを補正するためのものである。素子レイアウト補正手段１３による素子レイアウトデータの補正例については後述する。

補正方法保持部１５は、素子レイアウト補正手段１３が素子レイアウトデータを補正する際の方法について複数の補正方法を保持するためのものである。補正方法の例については後述する。

デザインルール保持部１７は、デザインルールを保持するためのものである。デザインルールは、素子レイアウトデータやチップレイアウトデータに含まれるパターン図形が守らなければならないパターン幅やパターン間隔についてのルールである。素子レイアウト補正手段１３は、デザインルール保持部１７に保持されたデザインルールに違反しないようにしながら素子レイアウトデータを補正する。

チップレイアウト補正手段１９は、素子レイアウト補正手段１３が作成した補正後素子レイアウトデータを用いて、チップレイアウトデータ保持部５に保持されたチップレイアウトデータを補正するためのものである。
補正後チップレイアウトデータ保持部２１は、チップレイアウトデータ保持部５が作成した補正後チップレイアウトデータを保持するためのものである。

本発明のレイアウト設計方法及びそのプログラムの一実施例として、図１のレイアウト設計装置の実施例の動作を説明する。
応力分布データ読込み手段３により、応力分布データ保持部１に保持された応力分布データが読み込まれる。素子レイアウトデータ獲得手段７により、チップレイアウトデータ保持部５に保持されたチップレイアウトデータから素子レイアウトデータが抽出される。

応力分布データ、素子レイアウトデータ、及び、検量線データ保持部９に保持された検量線データに基づいて、各素子についてパッケージ応力による素子特性変動が算出される（素子特性変動計算ステップ）。

素子レイアウト補正手段１３により、素子特性変動計算手段１１が算出した素子特性変動を打ち消すように素子レイアウトデータが補正される（素子レイアウト補正ステップ）。
図２〜図９を用いて、素子レイアウトデータの補正例について説明する。

図２は、抵抗素子のレイアウト例を簡略化して表す図である。
抵抗素子レイアウトセル２３内に、抵抗素子２５と抵抗素子２５の両端に配置された配線パターン２７，２７が設けられている。

例えば、半導体チップ上に配置される複数の抵抗素子２５のうちの１つがパッケージ応力の影響を受けて、その抵抗値が半分になってしまう特性変動が素子特性変動計算手段１１によって算出されたとする。
この場合、例えば図３に示すように、抵抗素子２５ａの幅を半分にするように素子レイアウトデータを補正する。抵抗素子２５ａの抵抗値を抵抗素子２５の抵抗値に対して予め２倍にしておけば、パッケージング後にパッケージ応力の影響で抵抗素子２５ａの抵抗値が半分になっても、その影響が打ち消され、結果として製品チップ上で所望の素子特性が実現されることになる。

逆に、半導体チップ上に配置される複数の抵抗素子２５のうちの別の１つがパッケージ応力の影響を受けて、その抵抗値が２倍になってしまう特性変動が素子特性変動計算手段１１によって算出されたとする。
この場合、例えば図４に示すように、抵抗素子２５ｂの幅を２倍にするように素子レイアウトデータを補正する。抵抗素子２５ｂの抵抗値を抵抗素子２５の抵抗値に対して予め半分にしておけば、パッケージング後にパッケージ応力の影響で抵抗素子２５ｂの抵抗値が２倍になっても、その影響が打ち消され、結果として製品チップ上で所望の素子特性が実現されることになる。
また、例えば図５に示すように、図２の抵抗素子２５の長さに対して抵抗素子２５ｃの長さを半分にすることによっても同じ結果を得ることができる。

抵抗素子のレイアウトの補正方法は、上述のような抵抗素子の幅や長さの補正だけには留まらない。
例えば、図６に示す抵抗素子２９の形状は蛇行形状（ｍｅａｎｄｅｒ）と呼ばれ、抵抗素子のレイアウトとして一般的に用いられる。このような抵抗素子レイアウトでは、図７に示す抵抗素子２９ａように、図６の抵抗素子２９に対して単純に幅を変えて抵抗値を変えることもできるし、図８に示す抵抗素子２９ｂように、図６の抵抗素子２９に対して蛇行形状の折り曲げの振幅寸法を変えるという方法も考えられる。また、図９に示す抵抗素子２９ｃのように、蛇行形状の折り曲げ回数によって、図６の抵抗素子２９に対して抵抗値を補正するという方法もある。

このような補正方法は、補正方法ライブラリ１５に保持されている。図２の抵抗素子２５のレイアウトに対して、ほんの一例を示すだけで、図３〜図５の抵抗素子２５ａ，２５ｂ，２５ｃのレイアウトに補正するような補正方法が考えられ、図６の蛇行形状の抵抗素子２９に対しては、さらに別の補正方法が考えられることを説明した。その他、素子の配置（座標）を変えて応力の影響を軽減させる補正方法や、素子の向きを変えて応力の影響を軽減させる補正方法もある。補正方法ライブラリ１５はそれらの補正方法を保持しておくものである。

ユーザーが補正方法ライブラリ１５に保持された複数の補正方法の中から適切な補正方法を選択して素子レイアウト補正手段１３に指示することにより、素子レイアウト補正手段１３が作成した補正後素子レイアウトデータが反映された補正後チップレイアウトデータに基づく半導体集積回路はパッケージ応力に起因する特性変動による誤動作が起こる可能性はさらに低くなり、設計ＴＡＴの増大がさらに防止される。さらに、より適した補正方法が選択されることにより、素子レイアウトの補正の際に、チップ面積の増大や他の素子との位置関係を損なわないようにすることもできる。

なお、素子レイアウト補正手段１３によって補正される素子レイアウトデータの種類は抵抗素子レイアウトデータに限定されるものではない。
例えば、容量素子レイアウトデータが適用対象ならば、容量値の変動を素子レイアウト補正により打ち消し、誘導素子レイアウトデータが適用対象ならば、誘導値の変動をレイアウト補正により打ち消し、トランジスタ素子レイアウトデータが適用対象ならば、トランジスタ特性の変動をレイアウト補正により打ち消すことによって、製品チップ上で所望の素子特性を実現することができる。

また、素子レイアウト補正手段１３による素子レイアウトデータの補正は、デザインルール保持部１７に保持されたデザインルールに違反しないようにしながら行なわれる。
例えば、図２の抵抗素子２５のレイアウトに対して、パッケージング後にパッケージ応力の影響を受けて抵抗値が半分になってしまうことが素子特性変動計算手段１１によって算出された場合を考えてみる。その場合、先に述べたように、図３に示したように抵抗素子２５ａの幅を図２の抵抗素子２５の幅に対して半分にするか、又は、図５に示したように抵抗素子２５ｃの長さを図２の抵抗素子２５の長さに対して半分にするかの２通りの方法がある。例えば、図３に示した抵抗素子２５ａにおいてはパターン幅が狭すぎてデザインルール違反であったとする。この場合、素子レイアウト補正手段１３は、図５の補正方法を採用することにより、デザインルール違反を回避する。

また、素子の配置や向きを変えて応力の影響を軽減させた上で、図２〜図９を参照して説明した補正方法例のように、パターン幅やパターン長さの補正することも可能である。
このように、さまざまな補正方法を組み合わせて補正することにより、サイズの変更量を減らすことが可能となり、デザインルール違反を起こさないようにすることもできる。

素子レイアウト補正手段１３による素子レイアウトデータの補正が完了すると、チップレイアウトデータ補正手段１９により、素子レイアウト補正手段１３が作成した補正後素子レイアウトデータを用いて、チップレイアウトデータ保持部５に保持されているチップレイアウトデータが補正される（チップレイアウト補正ステップ）。
チップレイアウトデータ補正手段１９が作成した補正後チップレイアウトデータは補正後チップレイアウトデータ保持部２１に保持される。

次に半導体集積回路装置の製造方法の実施例について説明する。
本発明の半導体集積回路装置の製造工程におけるシリコンウエハ及びシリコンチップに対する加工処理ならびにパッケージング処理は、応力マップデータを得るのに用いられた応力測定用の素子を含む半導体集積回路装置の製造工程におけるシリコンウエハ及びシリコンチップに対する加工処理ならびにパッケージング処理と同一である。
換言すれば、応力マップデータを得るのに用いられる半導体集積回路装置は、製品となる半導体集積回路装置と同一のシリコンウエハ及びシリコンチップに対する加工処理ならびにパッケージング処理によって作成される。ただし、製品となる半導体集積回路装置と、応力マップデータを得るのに用いられる半導体集積回路装置とで、シリコンチップ上に形成される素子が互いに異なることは言うまでもない。

また、本発明の半導体集積回路装置の製造方法は、個々のチップに分断されたシリコンチップを樹脂封止する工程を含む方法に限定されるものではなく、ウエハ上で樹脂封止された後に個々のチップに分断されるウエハレベルＣＳＰ（Chip Size Package又はChip Scale Package）の製造方法にも適用できる。

以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。

例えば、上記実施例では、補正方法保持部１５に保持された複数の補正方法のうちから選択された補正方法を用いて素子レイアウト補正手段１３で素子レイアウトデータを補正しているが、予め設定された補正方法により素子レイアウトデータを補正するようにしてもよい。例えば、補正対象の素子レイアウトデータが抵抗素子のものであれば、パターン長さを変更して素子レイアウトデータを補正するように設定するなどして、補正方法を設定しておけばよい。

また、上記実施例では、素子レイアウト補正手段１３でデザインルール違反を起こさないように素子レイアウトデータを補正しているが、素子レイアウトデータを補正するに際して必ずしもデザインルールのチェックをしなくてもよい。この場合、修正後チップレイアウトデータについてデザインルールチェック処理を行なえばよい。

また、図１に示したレイアウト設計装置は保持部１，５，２１を備えているが、本発明のレイアウト設計装置はこれに限定されるものではなく、各データは装置外から入力又は装置外へ出力するようにしてもよい。

また、上記実施例は、シリコンチップがパッケージングされた半導体集積回路装置を対象としているが、本発明はこれに限定されるものではなく、シリコンチップに替えて、シリコン以外の材料からなる半導体チップを用いてもよい。この場合であっても、シリコンチップを用いる場合と同様に、本発明の作用及び効果が得られることは言うまでもない。

本発明は、半導体集積回路のレイアウトの設計に用いられるレイアウト設計装置、レイアウト設計方法、及びレイアウト設計プログラム、並びにそれらを用いた半導体集積回路装置の製造方法に適用できる。

３ 応力分布データ読込み手段
７ 素子レイアウトデータ獲得手段
９ 検量線データ保持部
１１ 素子特性変動計算手段
１３ 素子レイアウト補正手段
１５ 補正方法保持部
１７ デザインルール保持部
１９ チップレイアウト補正手段

特開２００７−１３３４９８号公報 特開２００９−６５０５２号公報 特開２００９−２６８２９号公報

D. A. Bittle etc.,「Piezoresistive Stress Sensors for Structural Analysis of Electronic Packages」, Transaction of the ASME, Journal of Electronic Package, SEPTEMBER 1991, Vol. 113, p.203-215

Claims (6)

1. パッケージに起因して半導体チップに加わるパッケージ応力の応力値の分布を示す応力分布データを読み込むための応力分布データ読込み手段と、
   前記半導体チップのチップレイアウトデータから素子レイアウトデータを抽出するための素子レイアウトデータ獲得手段と、
   前記半導体チップに搭載される各素子について応力値と素子の特性変動の関係を示した検量線データを保持するための検量線データ保持部と、
   前記応力分布データ、前記素子レイアウトデータ及び前記検量線データに基づいて各素子についてパッケージ応力による素子特性変動を算出するための素子特性変動計算手段と、
   前記素子特性変動を打ち消すように前記素子レイアウトデータを補正するための素子レイアウト補正手段と、
   前記補正後素子レイアウトデータを用いて前記チップレイアウトデータを補正するためのチップレイアウト補正手段と、を備え、
   前記素子レイアウトデータを補正する際の方法について、素子レイアウトのパターン幅もしくはパターン長さ又はその両方を補正する方法、及び素子レイアウトのパターン向きもしくはパターン位置又はその両方を補正する方法のうち少なくとも２つを含む複数の補正方法を保持するための補正方法保持部をさらに備え、
   前記素子レイアウト補正手段は、前記補正方法保持部に保持された前記補正方法のうちから選択された１つ又は複数の補正方法に基づいて前記素子レイアウトデータを補正する半導体集積回路のレイアウト設計装置。
2. デザインルールを保持するためのデザインルール保持部をさらに備え、
   前記素子レイアウト補正手段は、前記デザインルールに違反しないようにしながら前記素子レイアウトデータを補正する請求項１に記載の半導体集積回路のレイアウト設計装置。
3. パッケージに起因して半導体チップに加わる応力値の分布を示す応力分布データ、前記半導体チップのチップレイアウトデータから抽出された素子レイアウトデータ、及び、前記半導体チップに搭載される各素子について応力値と素子の特性変動の関係を示した検量線データに基づいて各素子についてパッケージ応力による素子特性変動を算出する素子特性変動計算ステップと、
   前記素子特性変動を打ち消すように前記素子レイアウトデータを補正する素子レイアウト補正ステップと、
   前記補正後素子レイアウトデータを用いて前記チップレイアウトデータを補正するチップレイアウト補正ステップと、を含み、
   前記素子レイアウト補正ステップは、素子レイアウトのパターン幅もしくはパターン長さ又はその両方を補正する方法、及び素子レイアウトのパターン向きもしくはパターン位置又はその両方を補正する方法のうち少なくとも２つを含む複数の補正方法から選択された１つ又は複数の補正を用いて前記素子レイアウトデータを補正する半導体集積回路のレイアウト設計方法。
4. 前記素子レイアウト補正ステップは、デザインルールに違反しないようにしながら前記素子レイアウトデータを補正する請求項３に記載の半導体集積回路のレイアウト設計方法。
5. 請求項３又は４に記載の各ステップをコンピュータに実行させるための半導体集積回路のレイアウト設計プログラム。
6. 請求項３又は４に記載の半導体集積回路のレイアウト設計方法で得られた素子レイアウトデータ及びチップレイアウトデータに基づいて作成されたレティクルを用いた写真製版工程を含んで、前記応力分布データを得るのに用いられた前記半導体チップ及び前記パッケージと同一構造の半導体チップ及びパッケージをもつ半導体集積回路装置を作成する半導体集積回路装置の製造方法。

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