CN103208420A - 具有提高的掩模选择比的蚀刻 - Google Patents

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Abstract

一种具有提高的掩模选择比的蚀刻。提供了一种在等离子体处理室中在蚀刻层中蚀刻特征的方法。使蚀刻气体流入等离子体处理腔室。在特征蚀刻期间，将顶部外侧电极保持在至少150°C的温度下。使蚀刻气体形成等离子体，该等离子体蚀刻所述蚀刻层。

Description

具有提高的掩模选择比的蚀刻
技术领域
本发明涉及在半导体器件的生产过程中通过掩模蚀刻层。更具体地，本发明涉及蚀刻电介质层。
背景技术
在半导体晶片的加工过程中，特征可以被蚀刻到电介质层中。随着器件尺寸的缩小，更合乎期望的是蚀刻较高的深宽比特征。此外，在形成用于DRAM的存储器单元阵列时，高密度的特征是合乎期望的。
发明内容
为了实现前述期望以及根据本发明的目的，提供了一种在等离子体处理室中在蚀刻层中蚀刻特征的方法。使蚀刻气体流入该等离子体处理室内。在该特征的蚀刻期间，将顶部外侧电极的温度保持在至少150℃。使所述蚀刻气体形成等离子体，该等离子体蚀刻所述蚀刻层。
在下面的本发明的具体实施方式中并结合以下附图将对本发明的这些和其他特征进行更详细的描述。
附图说明
在附图的图中，通过示例的方式而不是通过限制的方式对本发明进行说明，并且其中相似的标号指代相似的元件，且其中：
图1是本发明的一种实施方式的高阶流程图。
图2A-B是根据本发明的一种实施方式处理过的堆层的示意图。
图3是可用于蚀刻的蚀刻反应器的示意图。
图4示出了一种计算机系统，其适合于实现本发明的实施方式中使用的控制器。
图5A-B是已使用现有技术方法蚀刻过的电介质刻蚀层的剖视图。
图6A是已使用本发明的一种实施方式蚀刻过的电介质蚀刻层的剖视图。
图6B是已使用本发明的一种实施方式蚀刻过的电介质蚀刻层的剖视图。
图7是差分（differential）的蚀刻速率与蚀刻深度（ED）的曲线图。
具体实施方式
现参照本发明的如在附图中图解的一些优选的实施方式对本发明进行详细的描述。在以下的说明中，为了使本发明能被充分理解，阐述了许多具体的细节。但对于本领域技术人员而言，显而易见，没有这些具体细节中的一些或者全部，仍可以实施本发明。在其他的示例中，为了避免不必要地使本发明难以理解，公知的工艺步骤和/或结构没有详细描述。
为了便于理解，图1示出了本发明的一种实施方式中使用的工艺的高阶流程图。将具有蚀刻层堆层（stack）的且在该堆层上形成有掩模的衬底放置在诸如等离子体处理室之类的室中（步骤104）。通过首先让蚀刻气体流入该等离子体处理室中，对该蚀刻层进行蚀刻（步骤108）。将上部外侧电极加热（步骤112）。提供高的偏置（步骤116）。使该蚀刻气体形成高密度等离子体（步骤120）。停止该蚀刻气体的流动（步骤112）。将该衬底从该等离子体处理室移走（步骤128）。
实施例
在本发明的一实施例中，将衬底放置在等离子体处理室中（步骤104）。图2A是堆层200的剖视图，堆层200具有衬底204，在衬底204上形成有蚀刻层208，在蚀刻层208上放置有图案化掩模232。在该实施例中，蚀刻层是电介质材料，如氮化硅和氧化硅双层(siliconnitride and silicon oxide bilayer)。在该实施例中，图案化掩模232是多晶硅掩模，并具有窄的特征236和宽的特征240。可以在衬底和蚀刻层之间或蚀刻层和图案化掩模之间放置一个或多个层。
图3是可用于实施本发明的蚀刻反应器的示意图。在本发明的一个或多个实施方式中，蚀刻反应器300包括位于等离子体处理室349内的由室壁350包围的顶部中央电极306、顶部外侧电极304、底部中央电极308、和底部外侧电极310。底部绝缘环312使底部中央电极308与底部外侧电极310绝缘。同样在等离子体处理室349中，衬底204被定位在底部中央电极308的顶部。底部中央电极308提供了用于托持衬底204的静电吸盘（ESC）。在本实施方式中，底部外侧电极310和顶部外侧电极304具有直径比衬底204大的孔，从而使衬底204能定位在这样的孔内。
气体源324连接到等离子体处理室349，并且在蚀刻过程中将蚀刻气体供应到等离子体处理室349的等离子体区340中。
偏置RF源348、第一激励RF源352、和第二激励RF源356通过控制器335被电连接到等离子体处理室349以提供功率给电极304、电极306、电极308和电极310。偏置RF源348产生偏置RF功率并且将偏置RF功率供应到等离子体处理室349。在该实施例中，偏置RF功率有2MHz的频率。第一激励RF源352生成源RF功率并将该源RF功率供应到等离子体处理室349。在该实施例中，该源RF功率有27MHz的频率。除了由所述第一激励RF源352产生的RF功率外，第二激励RF源356产生另一个源RF功率，并且将该源RF功率供应到等离子体处理室349。在该实施例中，该源RF功率有60MHz的频率。
不同的RF信号可以被提供给各种组合的顶部和底部电极。优选地，RF的最低频率应通过底部电极提供，该底部电极上放置有正被蚀刻的材料，在该实施例中，该底部电极是底部中央电极308。在该实施例中，顶部电极接地并且功率仅提供给在底部中央电极308。
C形护罩314从顶部外侧电极304延伸到底部外侧电极310以提供额外的等离子体约束。C形护罩314具有多个孔302，以使气体和等离子体能流出C形护罩314。在本实施方式中，C形护罩314接地。
上部温度控制器370向顶部中央电极306和顶部外侧电极304提供独立的温度控制。下部温度控制器372向底部中央电极308和底部外侧电极310提供独立的温度控制。在一个实施方式中，通过上部温度控制器370的相同的设置，可以将顶部外侧电极304和C形护罩314保持在相同的温度。
控制器335连接到气体源324、偏置RF源348、上部温度控制器370、下部温度控制器372、排气泵320、第一激励RF源352、以及第二激励RF源356。控制器335控制：蚀刻气体流入等离子体处理室349、腔室压强、以及从三个RF源348，352，356产生RF功率、电极304，306，308和310、以及排气泵320。
顶部中央电极306还用作连接到气体源324的气体分配板，以及用作来自气体源324的气体的气体入口。排气泵320作为去除气体的气体出口，这些气体从顶部中央电极306通过等离子体区域340并经由孔302到达排气泵320。排气泵320可以辅助控制压强。
在本发明优选的实施方式中，可以使用由加利福尼亚费利蒙的Lam Research Corporation TM制造的Flex电介质刻蚀系统。在该Flex EX+中，上部电极和C形护罩接地。
在另一个实施方式中，可以使用一种室，该种室诸如在由Rajinder Dhindsa于2010年9月15日提交的、专利申请序列号为12/882,560的、名称为“Method for Controlling Plasma Constituent Fluxand Deposition During Semiconductor Fabrication and Apparatus forImplementing the Same”的美国专利申请中所描述的一种室，基于所有的目的，通过引用将该申请并入本发明。这样的腔室提供用于顶部电极的三个同心的加热区。在该案例中，与下面描述的实施方式中的顶部外侧电极类似地，使用这样的室的顶部外侧电极。
图4是示出计算机系统400的高阶框图，计算机系统400适合于实现在本发明的实施方式中所使用的控制器335。该计算机系统可以有许多的物理形式，范围从集成电路、印刷电路板、以及小的手持式装置直至巨型超级计算机。计算机系统400包括一个或多个处理器402，并且还可以包括电子显示装置404（用于显示图形、文本、及其它数据）、主存储器406（例如，随机存取存储器（RAM））、存储设备408（例如，硬盘驱动器）、可移动存储装置410（例如，光盘驱动器）、用户接口设备412（例如，键盘、触摸屏、小键盘、鼠标或其他指针设备，等等）、以及通信接口414（例如，无线网络接口）。通信接口414使得软件和数据能经由链路在计算机系统400和外部设备之间传输。该系统还可以包括通信基础设施416（例如，通信总线、交叉开关（cross-over bar）、或网络），上述的设备/模块连接到通信基础设施416上。
经由通信接口414传输的信息可以采用例如电子信号、电磁信号、光信号或其他信号等信号形式，这些信号能够经由通信链路由通信接口414接收，该通信链路能够传送信号，并且可以通过使用电线或电缆、光纤、电话线、蜂窝电话链路、无线电频率链路、和/或其它通信信道而实现。可以设想，使用这样的通信接口，一个或多个处理器402可以接收来自网络的信息，或在执行上述方法步骤的过程中可以输出信息给网络。此外，本发明的方法实施方式可以仅根据处理器执行，或者可以在诸如互联网之类的结合共享部分处理的远程处理器的网络上执行。
术语“非瞬态计算机可读介质”通常用于指代介质，诸如主存储器、辅助存储器、可移动存储设备、和存储设备，诸如硬盘、闪存存储器、磁盘驱动存储器、CD-ROM以及其他形式的持久性存储器，并且不应当被解释为涵盖瞬态标的物，如载波或信号。计算机代码的例子包括诸如由编译器产生的机器代码，和含有由计算机使用解释器执行的较高级代码的文档。计算机可读介质也可以是由包含在载波中的计算机数据信号发送的并且代表能由处理器执行的指令序列的计算机代码。
对蚀刻层进行蚀刻。在本实施方式中，在蚀刻过程中，将顶部中央电极和衬底的表面之间的间隙减小到24毫米。通过让蚀刻气体从气体源324流入等离子体处理室349完成蚀刻（步骤108）。对于该实施例中的氧化硅蚀刻层，蚀刻气体可以是C4F6、NF3、O2、和Ar。加热顶部外侧电极304（步骤112）。优选地，将顶部外侧电极304加热到至少150°C。提供高的偏置（步骤116）。在该实施例中，偏置是在1500至2000伏之间。高密度等离子体由蚀刻气体形成（步骤120）。将压强调节至20毫乇。使用电容耦合来提供在60MHz的2000瓦的功率、在27MHz的1400瓦的功率、和在2MHz的超过5500瓦的功率，从而激励蚀刻气体以形成等离子体并提供1600伏的偏压。其他实施方式可提供在2MHz的4500至6000瓦的功率。在优选的实施方式中，在此过程中，顶部中央电极306被设置到处于100℃至160℃之间的范围内的值，而顶部外侧电极304的温度设置在150℃以上。经过300秒以后，停止蚀刻气体的流动（步骤124）。然后，将衬底从等离子体处理室移走（步骤128）。图2B是蚀刻完成后，堆层200的示意图。在这个实施例中，该蚀刻的选择性使得掩模中的许多能被保留下来。
在一种实施方式中，孔的直径有不超过35纳米的CD直径。本发明的实施方式消除或减少了深宽比依赖蚀刻，并且减少了掩模腐蚀，从而增大了掩模选择比。
此外，已意外地发现，对于小直径和高深宽比特征，等离子体中的整个时间标度（time scale）内的系统性变化导致蚀刻停止。本发明的实施方式提供了稳健的蚀刻工艺，从而减少或消除了蚀刻停止。
优选地，偏压是在1500至2000伏之间。偏压V不应设置得太高（即，>>蚀刻停止的阈值），因为具有较高的偏压，多晶硅掩模蚀刻率会升高。因此，偏压应当刚好超过阈值，该阈值通过系统的实验研究确定。一般来说，在离开C型护罩之前，气体在等离子体区域中的停留时间小于12毫秒。更优选地，停留时间小于10毫秒。最优选地，停留时间小于7毫秒。优选地，介于1000至3000瓦之间的功率以27MHz的频率提供。优选地，在1000至2000瓦之间的功率以60MHz的频率提供。优选地，在蚀刻期间，将顶部外侧电极保持在150℃以上的温度持续至少360秒。更优选地，在蚀刻期间，将顶部外侧电极保持在150℃以上的温度持续至少240秒。最优选地，在蚀刻期间，将顶部外侧电极保持在150℃以上的温度持续至少300秒。
本发明的实施方式提供不到7毫秒的短的气体停留时间，以减少气体的离解（即减少来自C4F6的游离氟的量）。在该实施例中，当减少游离氟时，形成较高碳比率的碳氟化合物。意外地发现，通过提高等离子体密度和减少离解，能提供高深宽比特征的快速蚀刻，同时减少掩模腐蚀，提供更具选择性的蚀刻。
本发明的一个实施方式已被证明对于特征深度比特征宽度大于30:1的深宽比是有效的，同时不需要在掩模选择比和蚀刻停止余量（margin）之间进行权衡。本发明的实施方式已被证明对于50:1的深宽比有效，并预计对扩展到100:1的深宽比是有效，其受限于掩模的制备和弯曲的CD要求，后电介质蚀刻。在本发明的另一个实施方式中，特征是用于形成单元阵列的设备的，该设备用于DRAM（动态随机存取存储器）。
已发现顶部电极和C型护罩接地能改善工艺。由于顶部电极和C型护罩的面积大于底部中央电极308和底部外侧电极310的面积，因此接地表面面积与功率供给面积的比率大于1。更优选接地表面面积与功率供给面积的比率大于4。这种高的比率有助于提供一些由本发明的实施方式所提供的益处。在本发明的其他实施方式中，可以使用其他电容耦合装置。已发现，具有大于1的接地表面面积与功率供给面积的比率改善了工艺。更优选的为大于4的接地表面面积与功率供给面积的比率。
除了防止蚀刻停止和掩模腐蚀外，本发明的实施方式还提供高蚀刻吞吐量。本发明的实施方式还减少或消除深宽比依赖蚀刻。
图5A是使用现有技术的配方蚀刻的电介质蚀刻层504的剖视图。这样的配方的一个实施例提供8毫乇的压强和流量为58sccm的C4F6、59sccm的O2和3sccm的NF3的电介质蚀刻层气体。使该电介质蚀刻气体形成等离子体，并通过提供在2MHz的6000瓦的功率和在60MHz的900瓦的功率而提供偏置。提供34毫米的电极间隙。将该过程维持410秒。在虚线512的上面示出剩余的多晶硅掩模508。因为该配方提供低的选择比，剩下非常少许的掩模508。由于这样的低选择比，该配方将无法提供具有至少为50:1的深宽比的高深宽比接触孔（contact）。为了提高选择比，现有技术会增加钝化材料在掩模顶部的沉积速率，预期这将不会牺牲一样多的在孔中的氧化物蚀刻速率。然而，随着每一代孔尺寸的缩小，这种传统的方法失效了，因为事实是，掩模蚀刻速率和孔的蚀刻速率在相同的方向上显示出响应于表面温度或气体的流率的变化。此外，较高的沉积速率处理方案增加蚀刻停止，这意味着，在现有技术中，不牺牲蚀刻停止窗口，掩模选择比就不会增大，反之亦然。例如，图5B是使用更具选择性的现有技术的配方蚀刻的电介质蚀刻层504的剖视图。更具选择性的蚀刻配方将使用与图5A所使用的配方相同的配方，但会通过提供会增加等离子体密度的参数，诸如通过增加离子能量和压强，从而增大孔的蚀刻速率。虽然离子能量增加，但其不应该增加到阈值以上太多。如在虚线512上所显示的，剩下更多量的多晶硅掩模508。这是因为该蚀刻远远更有选择性。在圆516内的图像显示蚀刻特征中的一些远短于其他蚀刻特征。结果发现，20％的特征不充分蚀刻。
图6A示出了电介质蚀刻层604的剖视图，该电介质蚀刻层604使用如图5A所示的蚀刻的配方、附加加热并在本发明的一个实施方式的蚀刻工艺期间将外侧电极和护罩保持在至少150°C的温度下进行蚀刻。该实施例表明只有少量的多晶硅掩模608剩下，如虚线612上方所示出的。虚线616示出了多晶硅掩模608和蚀刻层604之间的界面的位置。与此相反，图6B示出了电介质蚀刻层624的剖视图，该电介质蚀刻层624使用利用了更具选择性配方的本发明的实施方式进行蚀刻，该更具选择性配方提供20毫乇的压强和流量为300sccm的Ar、96sccm的C4F6,、72sccm的O2和7.5sccm的NF3的电介质蚀刻层气体。使该电介质蚀刻气体形成等离子体，并通过提供在2MHz的5500瓦的功率、在27MHz的2000瓦的功率和在60MHz的1400瓦的功率而提供偏置。提供24毫米的电极间隙。该过程被维持330秒。虚线636示出在多晶硅掩模628和蚀刻层624之间的界面的位置。在虚线616的上方显示剩余的多晶硅掩模608。正如可以看到的，剩下显示在虚线636上方的大量的掩模628。在图6A和图6B所剩下的剩余的多晶硅掩模之间的差异显示为虚线612和632与掩模628的顶部之间的差异。此外，可以看出，特征的底部是一致的，这表明本发明的实施方式提供了高的选择比而没有蚀刻停止。已发现，在本实施例中，蚀刻不充分的特征不到1％。
在现有技术中，深宽比为50:1的特征阵列会有可测量的未完整地蚀刻的特征的百分比（10-20％）。本发明的实施方式提供了深宽比为50:1的特征，未完整地蚀刻的比例小于1％（根据统计资料确定）。需要对这些结构进行电学测试以确保蚀刻不充分率为0％（故障率）。
图7是差分的蚀刻速率对蚀刻深度（ED）的曲线图。本图显示了本创造性的工艺是不依赖深宽比（或蚀刻深度）的。曲线704是在不加热外侧上部电极和护罩的情况下的工艺的曲线图。曲线708是本发明的加热外侧上部电极和护罩的实施方式的曲线图。
此外，本发明的实施方式能够提高电介质刻蚀层的刻蚀速率，而不提高多晶硅掩模的蚀刻速率。已证明，该工艺维持在稳定状态（或稳健）超过360秒。时间上限是未知的，但预计仅受限于在所需的设置点的表面温度控制。
本发明通过增大孔的蚀刻速率同时不损害掩模的蚀刻速率，提供更高的选择比。这是在将偏置电压保持在蚀刻停止的阈值之上的情况下，通过气体的较高的密度和较低的离解度以及较短的停留时间而实现的。
已发现，这样的蚀刻停止不会如在现有技术中所认为的那样因深宽比而引起，而是因为蚀刻工艺是不足够稳健并因此导致随机的停下而引起，正如由不同的蚀刻停止的随机深度所表明的那样。不同的蚀刻停止的随机深度的发现导致这样的假说，即等离子体条件超出了蚀刻进展的随机误差，这将导致时间依赖性而不是深宽比或CD依赖性的蚀刻停止。
在图3所示的本发明的实施方式中的装置提供高的等离子体约束余量、高的气体导通率（高至30sccm/毫乇）和高的接地/功率面积比（>>2:1），以在晶片上获得足够的离子能量余量，从而提供高的深宽比孔蚀刻。上部电极和C型护罩的大的Si表面面积导致显著的等离子体与壁（护罩）的相互作用，从而造成在单元蚀刻工艺的整个时间范围内等离子体化学过程的不稳定或“非稳定状态”。本发明的实施方式减少这种不稳定性。本发明的实施方式增加稳定性从而提供稳定的状态。意外地发现，维持顶部外侧电极在至少150°C的温度并结合提供高密度等离子体，能提供稳定的等离子体状态。
意外地发现，通过提供高的顶部外侧电极温度和高密度等离子体以提供更稳健的等离子体，这样所导致的蚀刻是接近无ARDE蚀刻，从而不需要在掩模选择比和蚀刻停止余量之间进行权衡。
本发明的实施方式的其他优点是，它们提供了具成本效益的解决方案，因为本发明的实施方式不需要复杂的硬件来提供RF脉冲。此外，本发明的实施方式可缩小至约23nm的深宽比为60:1的孔（在图6B中数据示出）。可缩性仅受限于掩模制备和弯曲的CD要求，后电介质蚀刻。由于用这种新的方法获得远远更高的选择比，因此，可以使用更薄的掩模开始结构集成，并且降低在掩模制备过程中结构集成失败的风险。
虽然本发明已经根据几个优选的实施方式进行了描述，但是存在落入本发明范围内的变化、置换、修改和各种等同方案。还应当注意，有实现本发明的方法和装置的许多替代的方式。因此，意旨在于，以下所附的权利要求书应解释为包括落入在本发明的真实含义和范围之内的所有这些变化、置换、以及各种替代等同方案。

Claims (19)

1.一种在等离子体处理室中在布置于掩模下的电介质蚀刻层中蚀刻特征的方法，其包括：
使蚀刻气体流入所述等离子体处理室内；
在所述特征的所述蚀刻期间，将顶部外侧电极保持在至少150℃的温度；
使所述蚀刻气体形成等离子体，所述等离子体蚀刻所述蚀刻层。
2.根据权利要求1所述的方法，其中所述蚀刻气体流入到流出所述等离子体处理室的时间少于12毫秒。
3.根据权利要求2所述的方法，还包括保持在至少20毫乇的压强。
4.根据权利要求3所述的方法，还包括提供至少为1500伏的偏压。
5.根据权利要求4所述的方法，其中，所述使所述蚀刻气体形成所述等离子体使用电容耦合以使所述蚀刻气体形成所述等离子体。
6.根据权利要求5所述的方法，其中，所述电容耦合通过底部电极提供功率，并且其中所述顶部中央电极和所述顶部外侧电极接地。
7.根据权利要求6所述的方法，还包括设置大于4的接地面积与功率供给面积的比。
8.根据权利要求7所述的方法，其中，所述使所述蚀刻气体形成所述等离子体提供至少360秒的稳定状态。
9.根据权利要求8所述的方法，其中，所述特征中的一些具有至少为30:1的深宽比并且CD不超过35纳米。
10.根据权利要求1所述的方法，其中，所述掩模是硅。
11.根据权利要求10所述的方法，其中，所述电介质层是氮化硅或氧化硅中的至少一种。
12.根据权利要求11所述的方法，其中，所述电介质层是氮化硅和氧化硅双层。
13.根据权利要求12所述的方法，其中，所述特征中的一些具有至少为30:1的深宽比并且CD不超过35纳米。
14.根据权利要求13所述的方法，其中，所述特征中的一些具有至少为50:1的深宽比并且其中不到1％的所述特征有蚀刻停止。
15.根据权利要求1所述的方法，还包括保持在至少20毫乇的压强。
16.根据权利要求1所述的方法，还包括提供至少为1500伏的偏压。
17.根据权利要求1所述的方法，还包括设置大于4的接地面积与功率供给面积的比。
18.根据权利要求11所述的方法，其中，所述特征中的一些具有至少为30:1的深宽比且CD不超过35纳米。
19.根据权利要求18所述的方法，其中，所述特征中的一些具有至少为50:1的深宽比并且其中不到1％的所述特征有蚀刻停止。
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