CN103199850B - 一种低压差分信号发送器输出级驱动电路 - Google Patents

Abstract

本发明公开了一种低压差分信号发送器输出级驱动电路，该电路包括主开关管和次开关管两路开关管，其中主开关管结构是信号稳定时的电流通路；次级开关管是信号翻转时的电流主要通路。本发明通过采用主次两路开关管控制驱动电流的输出，次开关管在信号翻转过程中避免了由于没有顺畅的电流通路而造成的电流和电压剧烈震荡，从而改善共模电平的稳定度；并且可以在基本不增加功耗的前提下，减少输出信号的上升时间和下降时间；同时输出信号在电平翻转过程中的过冲现象得到改善。该电路具有结构简单，低功耗，高稳定性，高速度的优势，适用于低压差分信号传输的驱动电路。

Description

一种低压差分信号发送器输出级驱动电路

技术领域

本发明涉及CMOS模拟集成电路设计技术领域，具体涉及一种带有主次两路开关管的低电压差分信号(Low-VoltageDifferentialSignaling，LVDS)发送器输出级驱动电路。

背景技术

在信息产业的飞速发展的今天，对高速接口技术不断提出新的要求和新的指标，其中低功耗、高速度和高稳定性是亟待解决的主要问题。低压差分信号技术，是20世纪90年代出现的一种数据传输和接口技术，是解决当今普通I/O接口问题的一种新技术。相对于其他传输技术，LVDS具有传输速度高、抗噪声能力强、功耗低、低电磁辐射等诸多优点。因此，LVDS技术的应用越来越广泛。

在传统的LVDS发送器中的输出驱动电路，多采用只有主开关管的结构。但是在控制主开关管的差分信号电平切换的过程中，尤其是当这对差分信号由于干扰或其他原因造成了不是完全对称的情况下，会导致所有主开关管在状态转换时的很短时间内都处于基本关断状态。这时电流源的电流没有流出通路，即不能有效通过开关管流过终端电阻，从而增加了输出电压的上升和下降时间。同时电流源的漏端电压会有一个很大的波动，同理电流沉的漏端电压也会出现一个很大的波动。这些波动一是会造成终端电阻上的共模电压有个较大的波动，使共模电压不稳定，二是会造成输出的差分电压在高低电平切换时产生一定的过冲。在LVDS的国际标准中对共模电压的稳定度等都有明确的要求，所以解决这些问题是很有必要的。同时这些节点上的电压波动会造成电流源和电流沉的漏极对地的寄生电容中的电荷量发生变化，当开关管正常导通时要对这些电容重新充放电，这样也减慢了发送器输出级电路的工作速度。

因此本发明在此背景下提出了一种带有主次两路开关管的低压差分信号发送器输出级驱动电路，以满足稳定共模电压，减小输出信号的上升下降时间，在一定程度上减小输出信号在高低电平切换时的过冲现象，同时具有低功耗的特点。

发明内容

(一)要解决的技术问题

本发明的目的在于提供一种带有主次两路开关管的低压差分信号发送器输出级驱动电路，以解决现有低压差分信号发送器共模电压不稳，输出信号有过冲现象等方面的问题。本发明的电路结构可提高稳定电路共模电压稳定度，减小输出信号过冲现象，同时具有低功耗以及减少输出信号的上升下降时间的特点。

(二)技术方案

为达到上述目的，本发明提供了一种低压差分信号发送器输出级驱动电路，该电路包括第一至第四主开关管Ma1、Ma2、Ma3、Ma4，第一及第二电流源M5、M6，第一及第二电流沉M7、M8，和负载电阻；其中，第一主开关管为PMOS晶体管Ma1，第二主开关管为PMOS晶体管Ma2，第三主开关管为NMOS晶体管Ma3，第四主开关管为NMOS晶体管Ma4，第一电流源为PMOS晶体管M5，第二电流源为PMOS晶体管M6，第一电流沉为NMOS晶体管M7，第二电流沉为NMOS晶体管M8，第一至第四主开关管Ma1、Ma2、Ma3、Ma4构成主开关管桥式电路：PMOS晶体管Ma1的源极连接于PMOS晶体管Ma2的源极、PMOS晶体管M5及PMOS晶体管M6的漏极；PMOS晶体管M5及PMOS晶体管M6的源极连接于电源；PMOS晶体管Ma1的漏极连接于NMOS晶体管Ma3的漏极，并同时与负载电阻的一端相连接；PMOS晶体管Ma2的漏极连接于NMOS晶体管Ma4的漏极，并同时与负载电阻的另一端相连接；NMOS晶体管Ma3的源极连接NMOS晶体管Ma4的源极，同时连接于NMOS晶体管M7及NMOS晶体管M8的漏极；NMOS晶体管M7及NMOS晶体管M8的源极接地；

该电路还包括由第一至第四次开关管Mb1、Mb2、Mb3、Mb4构成的次开关管桥式电路，该次开关管桥式电路与该主开关管桥式电路均连接在同一个电流源或电流沉处，且该次开关管桥式电路在电平转换的过程中开启，其他时间处于截止状态；第一次开关管为NMOS晶体管Mb1，第二次开关管为NMOS晶体管Mb2，第三次开关管为NMOS晶体管Mb3，第四次开关管为NMOS晶体管Mb4，NMOS晶体管Mb1的漏极与NMOS晶体管Mb2的漏极均连接于PMOS晶体管M5的漏极，NMOS晶体管Mb3的源极和NMOS晶体管Mb4的源极均连接于NMOS晶体管M7的漏极，NMOS晶体管Mb1的源极连接于NMOS晶体管Mb3的漏极，并同时连接PMOS晶体管Ma1的漏极，NMOS晶体管Mb2的源极连接于NMOS晶体管Mb4的漏极，并同时连接于PMOS晶体管Ma2的漏极；

其中，所述PMOS晶体管M5和所述NMOS晶体管M7用于起反馈作用；所述PMOS晶体管M6是电流为定值的电流源，所述NMOS晶体管M8是电流为定值的电流沉。

上述方案中，所述主开关管桥式电路用于作为在电平稳定时的主要电流通路。

上述方案中，该电路还包括：用于提取共模电压的第一电阻Rc1和第二电阻Rc2，其中：PMOS晶体管M5及PMOS晶体管M6的漏极与PMOS晶体管Ma1、PMOS晶体管Ma2的源极及NMOS晶体管Mb1、NMOS晶体管Mb2的漏极相连接；PMOS晶体管Ma1的漏极和NMOS晶体管Mb1的源极相连接，再与NMOS晶体管Ma3、NMOS晶体管Mb3的漏极相连接，并与第一电阻Rc1的一端相连接，同时连接负载电阻的一端；PMOS晶体管Ma2的漏极和NMOS晶体管Mb2的源极相连接，再与NMOS晶体管Ma4、NMOS晶体管Mb4的漏极相连接，并与第二电阻Rc2的一端相连接，同时连接负载电阻的另一端；第一电阻Rc1的另一端与第二电阻Rc2的另一端相连接；NMOS晶体管Ma3、NMOS晶体管Ma4、NMOS晶体管Mb3、NMOS晶体管Mb4的源极与NMOS晶体管M7及NMOS晶体管M8的漏极相连接。

(三)有益效果

与现有技术相比，本发明的技术方案产生的有益效果如下：

1、本发明提供的低压差分信号发送器输出级驱动电路，通过采用一种带有主次双路开关管的低压差分信号驱动电路结构，增加了电路共模电压稳定性，减小输出信号过冲现象，这是因为在输入信号电平切换过程中，次开关提供了一条稳定的电源到终端电阻再到地的电流通路，避免了由于主开关管状态切换时所造成的输出电压的剧烈波动。

2、本发明提供的低压差分信号发送器输出级驱动电路，通过采用一种带有主次双路开关管的低压差分信号驱动电路结构，减少输出信号的上升下降时间，同时不会过多增加功耗，这是因为在输入信号电平切换过程中，次开关提供了一条稳定的电源到终端电阻再到地的电流通路，有效避免了电流源和电流沉进入线性区的情况，增加了高频时的流过终端电阻的电流，但由于没有增加额外的电流源，所以功耗不会明显增加。

附图说明

图1是依照本发明实施例的带有主次两路开关管的低压差分信号发送器输出级驱动电路的结构示意图；

图2是依照本发明实施例的正常工作时所有开关管栅极控制信号波形图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

如图1所示，图1是依照本发明实施例的带有主次两路开关管的低压差分信号发送器输出级驱动电路的结构示意图，该电路包括第一至第四主开关管(Ma1、Ma2、Ma3、Ma4)，第一及第二电流源(M5、M6)，第一及第二电流沉(M7、M8)，负载电阻，和由第一至第四次开关管(Mb1、Mb2、Mb3、Mb4)构成的次开关管桥式电路。其中负载电阻由电阻R1和R2串联构成。

其中，第一至第四主开关管(Ma1、Ma2、Ma3、Ma4)构成主开关管桥式电路：第一主开关管Ma1的源极连接于第二主开关管Ma2的源极、第一及第二电流源(M5、M6)的漏极；第一及第二电流源(M5、M6)的源极连接于电源；第一主开关管Ma1的漏极连接于第三主开关管Ma3的漏极，并同时与负载电阻的一端相连接；第二主开关管Ma2的漏极连接于第四主开关管Ma4的漏极，并同时与负载电阻的另一端相连接；第三主开关管Ma3的源极连接第四主开关管Ma4的源极，同时连接于第一及第二电流沉(M7、M8)的漏极；第一及第二电流沉(M7、M8)的源极接地；

对于由第一至第四次开关管(Mb1、Mb2、Mb3、Mb4)构成的次开关管桥式电路，第一次开关管Mb1的漏极与第二次开关管Mb2的漏极均连接于第一电流源M5的漏极，第三次开关管Mb3的源极和第四次开关管Mb4的源极均连接于第一电流沉M7的漏极，第一次开关管Mb1的源极连接于第三次开关管Mb3的漏极，并同时连接第一主开关管Ma1的漏极，第二次开关管Mb2的源极连接于第四次开关管Mb4的漏极，并同时连接于第二主开关管Ma2的漏极。

主开关管桥式电路用于作为在电平稳定时的主要电流通路，所述次开关管桥式电路在电平转换的过程中开启，其他时间处于截止状态。第一电流源M5和第一电流沉M7用于起反馈作用。第二电流源M6是电流为定值的电流源，第二电流沉M8是电流为定值的电流沉。

图1所示的带有主次两路开关管的低压差分信号发送器输出级驱动电路，还包括：用于提取共模电压的第一电阻Rc1和第二电阻Rc2，其中：第一及第二电流源(M5、M6)的漏极与第一主开关管Ma1、第二主开关管Ma2的源极及第一次开关管Mb1、第二次开关管Mb2的漏极相连接；第一主开关管Ma1的漏极和第一次开关管Mb1的源极相连接，再与第三主开关管Ma3、第三次开关管Mb3的漏极相连接，并与第一电阻Rc1的一端相连接，同时连接负载电阻的一端；第二主开关管Ma2的漏极和第二次开关管Mb2的源极相连接，再与第四主开关管Ma4、第四次开关管Mb4的漏极相连接，并与第二电阻Rc2的一端相连接，同时连接负载电阻的另一端；第一电阻Rc1的另一端与第二电阻Rc2的另一端相连接；第三主开关管Ma3、第四主开关管Ma4、第三次开关管Mb3、第四次开关管Mb4的源极与第一及第二电流沉(M7、M8)的漏极相连接。

在图1中，四个主开关管(Ma1、Ma2、Ma3、Ma4)的结构和作用与传统的LVDS驱动电路一样，在输入信号电平稳定时是主要的电流通路。一般根据国际标准，在电平稳定时流过终端电阻的电流为3.5mA，所以在设计时主开关管的面积较大。四个次开关管(Mb1、Mb2、Mb3、Mb4)主要是在电平转换的过程中开启，其他时间处于截止状态，由于其开启时间较短，流过电流大小有限，所以在设计时可以适当缩小次开关管的尺寸。次开关管也可以理解为在主开关管关闭时提供一个从电源到终端电阻再到地的一个电流通路，以保证各点的电压不会因为主开关管的所有管子处于截止状态或是较弱开启状态所导致的电压剧烈波动。

图2是本发明正常工作时开关管栅电压波形示意图。当Ma1和Ma4将要由开启向关闭切换，Ma2和Ma3将要由关闭向开启切换时，Mb1和Mb4保持关闭，而Mb2和Mb3开启。当Ma1和Ma4将要由关闭向开启切换，Ma2和Ma3将要由开启向关闭切换时，Mb2和Mb3保持关闭，而Mb1和Mb4开启。这样就保证了电路在正常工作的前提下，任何时候都有由电源到终端电阻再到地的通路，也就在一定程度上避免了各节点电压的突然变化，达到稳定共模电压Vos的作用。由上述各个开关管开启和关闭的顺序使得输出电压在高低电平切换时可以提前开始切换，而且并没有电流由电源不经过终端电阻直接流到地，即没有电流的浪费，达到减少输出信号上升时间和下降时间的作用，同时没有增加额外的电流消耗，这样也保证了低功耗的特点。

与传统LVDS发送器的驱动电路相比，其特征主要在于多了一组次开关管。在输入信号翻转时，即四个主开关管处于开关切换状态时，这一组次开关管按一定要求导通。它们主要作用：一是为了在主开关管完成切换前提供一个稳定的从电源到终端电阻再到地的电流通路，以保证各点的电压不会因为主开关管的所有管子截止或是较弱开启导致的电压剧烈波动；二是可以预先对输出电压进行切换，加快上升下降时间，三是减弱了每次信号翻转过程中对电流源(沉)漏极寄生电容放电，可以在一定程度上减小输出信号的过冲。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (3)

1.一种低压差分信号发送器输出级驱动电路，该电路包括第一至第四主开关管Ma1、Ma2、Ma3、Ma4，第一及第二电流源M5、M6，第一及第二电流沉M7、M8，和负载电阻；其中，第一主开关管为PMOS晶体管Ma1，第二主开关管为PMOS晶体管Ma2，第三主开关管为NMOS晶体管Ma3，第四主开关管为NMOS晶体管Ma4，第一电流源为PMOS晶体管M5，第二电流源为PMOS晶体管M6，第一电流沉为NMOS晶体管M7，第二电流沉为NMOS晶体管M8，第一至第四主开关管Ma1、Ma2、Ma3、Ma4构成主开关管桥式电路：PMOS晶体管Ma1的源极连接于PMOS晶体管Ma2的源极、PMOS晶体管M5及PMOS晶体管M6的漏极；PMOS晶体管M5及PMOS晶体管M6的源极连接于电源；PMOS晶体管Ma1的漏极连接于NMOS晶体管Ma3的漏极，并同时与负载电阻的一端相连接；PMOS晶体管Ma2的漏极连接于NMOS晶体管Ma4的漏极，并同时与负载电阻的另一端相连接；NMOS晶体管Ma3的源极连接NMOS晶体管Ma4的源极，同时连接于NMOS晶体管M7及NMOS晶体管M8的漏极；NMOS晶体管M7及NMOS晶体管M8的源极接地；其特征在于：

该电路还包括由第一至第四次开关管Mb1、Mb2、Mb3、Mb4构成的次开关管桥式电路，该次开关管桥式电路与该主开关管桥式电路均连接在同一个电流源或电流沉处，且该次开关管桥式电路在电平转换的过程中开启，其他时间处于截止状态；第一次开关管为NMOS晶体管Mb1，第二次开关管为NMOS晶体管Mb2，第三次开关管为NMOS晶体管Mb3，第四次开关管为NMOS晶体管Mb4，NMOS晶体管Mb1的漏极与NMOS晶体管Mb2的漏极均连接于PMOS晶体管M5的漏极，NMOS晶体管Mb3的源极和NMOS晶体管Mb4的源极均连接于NMOS晶体管M7的漏极，NMOS晶体管Mb1的源极连接于NMOS晶体管Mb3的漏极，并同时连接PMOS晶体管Ma1的漏极，NMOS晶体管Mb2的源极连接于NMOS晶体管Mb4的漏极，并同时连接于PMOS晶体管Ma2的漏极；

其中，所述PMOS晶体管M5和所述NMOS晶体管M7用于起反馈作用；所述PMOS晶体管M6是电流为定值的电流源，所述NMOS晶体管M8是电流为定值的电流沉。

2.根据权利要求1所述的低压差分信号发送器输出级驱动电路，其特征在于，所述主开关管桥式电路用于作为在电平稳定时的主要电流通路。

3.根据权利要求1所述的低压差分信号发送器输出级驱动电路，其特征在于，该电路还包括：用于提取共模电压的第一电阻Rc1和第二电阻Rc2，其中：

PMOS晶体管M5及PMOS晶体管M6的漏极与PMOS晶体管Ma1、PMOS晶体管Ma2的源极及NMOS晶体管Mb1、NMOS晶体管Mb2的漏极相连接；PMOS晶体管Ma1的漏极和NMOS晶体管Mb1的源极相连接，再与NMOS晶体管Ma3、NMOS晶体管Mb3的漏极相连接，并与第一电阻Rc1的一端相连接，同时连接负载电阻的一端；PMOS晶体管Ma2的漏极和NMOS晶体管Mb2的源极相连接，再与NMOS晶体管Ma4、NMOS晶体管Mb4的漏极相连接，并与第二电阻Rc2的一端相连接，同时连接负载电阻的另一端；第一电阻Rc1的另一端与第二电阻Rc2的另一端相连接；NMOS晶体管Ma3、NMOS晶体管Ma4、NMOS晶体管Mb3、NMOS晶体管Mb4的源极与NMOS晶体管M7及NMOS晶体管M8的漏极相连接。