CN103187414A - Esd保护电路单元 - Google Patents

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Abstract

一种用于单元库的保护单元。保护单元限定用于IC的保护电路，IC包括：驱动器件，具有第一电源电压Vdd1和输出；以及被驱动器件，具有输入和第二电源电压Vdd2。保护电路包括来自由P型二极管和栅极VddPMOS组成的组的第一器件。第一器件连接在连接至Vdd2的第一电源总线和被驱动器件的输入之间。被驱动器件的输入通过电阻器连接至驱动器件的输出。从包括N型二极管和接地栅极NMOS的组中提供对应于第一器件的第二器件。第二器件连接在被驱动器件的输入和接地总线之间。还提供了ESD保护电路单元。

Description

ESD保护电路单元
技术领域
所公开的电路和方法涉及集成电路。更具体地，所公开的系统和方法涉及用于集成电路的静电放电(“ESD”)保护。
背景技术
随着集成电路(“IC”)器件的不断缩小，当前的趋势为制造以下集成电路：具有更浅的结深度、更薄的栅极氧化物、轻掺杂漏极(“LDD”)结构、浅沟槽隔离(“STI”)结构和自对准硅化物(“自对准多晶硅化物”)工艺，所有这些都用于先进的亚四分之一微米互补金属氧化物半导体(“CMOS”)技术。由于ESD事件，所有这些工艺都引起相关的CMOS IC产品变得更容易遭受损害。因此，在芯片上建立ESD保护电路以保护IC上的器件和电路免受ESD损害。
随着半导体处理技术的进步，MOS晶体管的栅极介电层变得更薄且越来越容易受到由ESD电流所引起的损害。当MOS晶体管用于多电源域电路(multi-power domain circuitry)时，该问题变得更加严重。二极管模块通常连接至两个电源域之间的I/O接地总线。当发生ESD时，二极管模块可以导致ESD电流流经除I/O接地总线(作为期望路径)之外的损害路径，从而损害薄栅极介电层MOS晶体管。
根据ESD协会的组件充电模式(Charge Device Model，CDM)路标，随着较大电容IC封装件的出现，更高的电容将导致相对较高幅度的放电峰值电流水平，从而产生了新的挑战。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种集成电路包括：驱动器件，具有第一电源电压Vdd1和输出；以及被驱动器件，具有输入和第二电源电压Vdd2；保护电路，所述保护电路包括：第一电源总线，连接至Vdd2；第一接地总线，连接至接地电源电压，所述第一接地总线被配置成使得所述第一电源总线和所述第一接地总线之间的距离与所述被驱动器件的电源总线和所述被驱动器件的接地总线之间的距离相匹配；第一器件，来自由P型二极管和栅极Vdd PMOS组成的组，所述第一器件连接在所述第一电源总线和所述被驱动器件的输入之间，所述被驱动器件的输入通过电阻器连接至所述驱动器件的输出；以及第二器件，对应于所述第一器件，所述第二器件来自由N型二极管和接地栅极NMOS组成的组，所述第二器件连接在所述被驱动器件的输入和所述接地总线之间。
在该保护电路中：所述第一器件被定位为在所述被驱动器件的PMOS的附近，所述被驱动器件的PMOS连接至所述被驱动器件的输入，以及所述第二器件被定位为在所述被驱动器件的NMOS的附近，所述被驱动器件的NMOS连接至所述被驱动器件的输入。
在该保护电路中，所述保护电路的所述第一电源总线、所述第一接地总线、所述第一器件和所述第二器件形成具有第一单元高度的第一单位单元，以及所述保护电路还包括第二单位单元，所述第二单位单元具有第二单元高度，所述第二单元高度等于所述第一单元高度，所述第二单位单元具有连接至所述第一电源总线的第二电源总线，所述第二单位单元具有连接至第一接地总线的第二接地总线，所述第二单位单元的第一器件连接在所述第二电源总线和所述被驱动器件的输入之间，所述第二单位单元的第二器件连接在所述被驱动器件的输入和接地总线之间，所述第二单位单元被放置为与所述第一单位单元相邻。
在该保护电路中，所述第一器件为P型二极管，具有：第一N+区域和第二N+区域，通过第三N+区域连接；以及P+区域，位于所述第一N+区域和所述第二N+区域之间，所述N+区域连接至Vdd2，所述P+区域连接至所述被驱动器件的输入，以及所述第二器件为N型二极管，具有：第一P+区域和第二P+区域以及N+区域，所述N+区域与所述第一P+区域和所述第二P+区域相邻，所述P+区域接地，所述N+区域连接至所述被驱动器件的输入。
该保护电路还包括：至少一个伪图案，与所述第一器件的第一N+区域或第二N+区域和/或所述第二器件的第一P+区域或第二P+区域相邻，在从电源总线到接地总线的方向上配置所述伪图案。
在该保护电路中，所述第一器件为栅极Vdd PMOS，具有：第一N+区域和第二N+区域，通过第三N+区域连接；以及多个P+区域，位于所述第一N+区域和所述第二N+区域之间，所述N+区域和内部的一个P+区域连接至Vdd2，外部的P+区域连接至所述被驱动器件的输入；以及栅电极，连接至Vdd2，所述栅电极具有位于所述多个P+区域之间和上方的部分，以及所述第二器件为栅极接地NMOS，具有：第一P+区域和第二P+区域，通过第三P+区域连接；以及多个N+区域，位于所述第一P+区域和所述第二P+区域之间，所述P+区域和内部的一个N+区域接地，外部的N+区域连接至所述被驱动器件的输入；以及栅电极，所述栅电极接地且具有位于所述多个N+区域之间和上方的部分。
根据本发明的另一方面，提供了一种持久性计算机可读存储介质，利用用于电子设计自动化(EDA)工具的单元库进行编码，所述单元库具有用于实施对应功能的多个单元设计，其中，所述单元库包括：至少一个保护单元，限定用于集成电路的保护电路，集成电路包括：驱动器件，具有第一电源电压Vdd1和输出；以及被驱动器件，具有输入和第二电源电压Vdd2，所述保护电路包括：第一器件，来自由P型二极管和栅极Vdd PMOS组成的组，所述第一器件连接在与Vdd2连接的第一电源总线和所述被驱动器件的输入之间，所述被驱动器件的输入通过电阻器连接至所述驱动器件的输出；以及第二器件，对应于所述第一器件，所述第二器件来自由N型二极管和接地栅极NMOS组成的组，所述第二器件连接在所述被驱动器件的输入和接地总线之间；以及接收单元，用于至少对所述被驱动器件的输入进行布局，其中，所述保护单元的单元高度与所述接收单元的单元高度相同。
在该计算机可读存储介质中，所述保护单元被配置成使得所述第一电源总线和所述第一接地总线之间的距离与所述被驱动器件的电源总线和所述被驱动器件的接地总线之间的距离相匹配。
在该计算机可读存储介质中，所述保护单元和所述接收单元被配置成直接邻接。
该计算机可读存储介质还包括：第二保护单位单元，被配置成直接与所述保护单元邻接，所述第二单位单元具有被配置成连接至所述第一电源总线的第二电源总线，所述第二保护单位单元具有被配置为连接至所述第一接地总线的第二接地总线，所述第二保护单位单元的第一器件连接在所述第二电源总线和所述被驱动器件的输入之间，所述第二单位单元的第二器件连接在所述被驱动器件的输入和所述接地总线之间。
在该计算机可读存储介质中，所述第一器件为P型二极管，具有：第一N+区域和第二N+区域，通过第三N+区域连接；以及P+区域，位于所述第一N+区域和所述第二N+区域之间，所述N+区域连接至Vdd2，所述P+区域连接至所述被驱动器件的输入，以及所述第二器件为N型二极管，具有：第一P+区域和第二P+区域，通过第三N+区域连接；以及N+区域，位于所述第一P+区域和所述第二P+区域之间，所述P+区域接地，所述N+区域连接至所述被驱动器件的输入。
该计算机可读存储介质还包括：第二保护单元，被配置为与所述第一保护单元邻接，所述第二保护单元包括：P型二极管，具有：第一N+区域和第二N+区域；以及P+区域，位于所述第一N+区域和所述第一保护单元的P型二极管的所述第一N+区域和所述第二N+区域中的一个之间，所述第二保护单元的N+区域连接至Vdd2，所述P+区域连接至所述被驱动器件的输入；以及N型二极管，具有：第一P+区域和第二P+区域；以及N+区域，位于所述第一P+区域和所述第一保护单元的N型二极管的第一P+区域和第二P+区域中的一个之间，所述第二保护单元的P+区域接地，N+区域连接至所述被驱动器件的输入。
在该计算机可读存储介质中，所述第一器件为栅极Vdd PMOS，具有：第一N+区域和第二N+区域，通过第三N+区域连接；以及多个P+区域，位于所述第一N+区域和所述第二N+区域之间，所述N+区域和内部的一个P+区域连接至Vdd2，外部的P+区域连接至所述被驱动器件的输入；以及栅电极，连接至Vdd2，所述栅电极具有位于所述多个P+区域之间和上方的部分，并且所述第二器件为栅极接地NMOS，具有：第一P+区域和第二P+区域，通过第三P+区域连接；以及多个N+区域，位于所述第一P+区域和所述第二P+区域之间，所述P+区域和内部的一个N+区域接地，外部的N+区域连接至所述被驱动器件的输入；以及栅电极，所述栅电极接地且具有位于所述多个N+区域之间和上方的部分。
该计算机可读存储介质还包括：第二保护单元，被配置成与所述第一保护单元邻接，所述第二保护单元包括：栅极Vdd PMOS(GDPMOS)，具有：第一N+区域和第二N+区域；以及多个P+区域，位于所述第一N+区域和所述第一保护单元的GDPMOS的第一P+区域和第二P+区域中的一个之间，所述第二保护单元的N+区域和内部的一个P+区域连接至Vdd2，外部的P+区域连接至所述被驱动器件的输入；以及栅电极，连接至Vdd2，所述栅电极具有位于所述多个P+区域之间和上方的部分；以及栅极接地NMOS(GGNMOS)，具有：第一P+区域和第二P+区域；以及多个N+区域，位于所述第一P+区域和所述第一保护单元的GGNMOS的第一P+区域和第二P+区域中的一个之间，所述P+区域和内部的一个N+区域接地，外部的N+区域连接至所述被驱动器件的输入；以及栅电极，所述栅电极接地且具有位于所述多个N+区域之间和上方的部分。
根据本发明的又一方面，提供了一种对集成电路(IC)进行布局的方法，包括：从单元库中选择保护单元，所述保护单元限定用于IC的保护电路，所述IC包括：驱动器件，具有第一电源电压Vdd1和输出；以及被驱动器件，具有输入和第二电源电压Vdd2，所述保护电路包括：第一器件，来自由P型二极管和栅极Vdd PMOS组成的组，所述第一器件连接在与Vdd2连接的第一电源总线和所述被驱动器件的输入之间，所述被驱动器件的输入通过电阻器连接至所述驱动器件的输出；以及第二器件，对应于所述第一器件，所述第二器件来自由N型二极管和接地栅极NMOS组成的组，所述第二器件连接在所述被驱动器件的输入和接地总线之间；以及从所述单元库中选择接收单元，所述接收单元用于至少对所述被驱动器件的输入进行布局，其中，所述保护单元的单元高度与所述接收单元的单元高度相同；以及使用电子设计自动化(EDA)工具对所述IC进行布局，以包括所述保护单元和所述接收单元。
在该方法中，使用所述EDA工具的步骤包括：使所述保护单元和所述接收单元的对应电源总线邻接；以及使所述保护单元和所述接收单元的对应接地总线邻接。
该方法还包括：使第二保护单元与所述第一保护单元邻接，所述第二保护单元具有与所述第一保护单元的单元高度相同的单元高度，所述第二保护单元包括：第一器件，对应于所述第一保护单元的所述第一器件；以及第二器件，对应于所述第一保护单元的第二器件。
在该方法中，邻接步骤包括：使一个或多个附加第二保护单元与所述第二保护单元邻接，以包括尽可能多且适合保护电路的可用空间的第二保护单元。
在该方法中，所述第二保护单元具有比所述第一保护单元的单元宽度小的单元宽度。
在该方法中，所述第一保护单元的有源区域具有U形结构；以及所述第二保护单元的对应有源区域具有L形结构。
附图说明
图1是根据一个实施例的ESD保护电路的示意图。
图2是根据第二实施例的ESD保护电路的示意图。
图3是图1的ESD保护电路的布局的平面图。
图4是沿着图3的截线4-4截取的图3的电路的截面图。
图5是沿着图3的截线5-5截取的图3的电路的截面图。
图6是图3的布局的栅电极层的平面图。
图7是图3的布局的金属1(M1)层的平面图。
图8是图3的布局的左侧版本(left version)的平面图。
图9是图3的布局的右侧版本的平面图。
图10示出了由图3的器件保护的缓冲单元的实例。
图11是保护电路的左侧版本直接与其邻接的电平转换器的实例。
图12A是彼此相邻垂直布局的两个保护电路的实例。
图12B和图12C是水平配置的多个保护电路的实例。
图13是图2的ESD保护电路的布局的平面图。
图14是沿着图13的截线14-14截取的图13的电路的截面图。
图15是沿着图13的截线15-15截取的图13的电路的截面图。
图16是图13的布局的栅电极层的平面图。
图17是图13的布局的金属1(M1)的平面图。
图18是图13的布局的左侧版本的平面图。
图19是图13的布局的右侧版本的平面图。
图20是具有单元库和EDA工具的系统的结构图。
具体实施方式
结合认为是整个描述一部分的附图读取示例性实施例的描述。在说明书中，诸如“下部”、“上部”、“水平”、“垂直”、“上方”、“之下”、“上”、“下”、“顶部”和“底部”的相对术语以及派生词(例如，“水平地”、“向下地”、“向上地”等)应该是指讨论的附图所描述或所示的定向。这些相对术语是为了描述的方便，并不要求以具体定向来构造或操作装置。除非另有指定，关于附接、耦合等的术语(诸如“连接”和“互连”)是指结构彼此直接固定或附接或通过插入结构间接固定或附接至结构关系以及可移动或刚性附接或关系。
在各个实施例中，提供跨电源组界面(cross-power-domain interface)的ESD保护电路作为单元库的标准单元。保护单元可以具有与接收机(被驱动)域电路单元相同的高度。ESD保护单元可以容易地结合到IC设计中。ESD保护单元的布局节省了IC上的面积，并且提供较大的灵活性。为了增加保护，多个ESD保护单元可以串联连接，并且以水平链进行布局或者在两行或多行中垂直配置。
图1是用于跨域界面的保护电路的第一实施例的示意图，其中，驱动器件50和被驱动(接收)器件60位于单独的电源域中。集成电路包括：驱动器件50，具有第一电源电压Vdd1和输出50o；以及被驱动器件60，具有输入和第二电源电压Vdd2，该第二电源电压Vdd2低于、等于或高于第一电源电压Vdd1。驱动器件50具有接地电源电压Vss1，并且被驱动器件60具有第二接地电源电压Vss2，Vss2可以不同于Vss1。因此，驱动器件50和被驱动器件60可以具有不同的电源总线和接地总线。在正常的非ESD操作中，来自被驱动器件的电流流经输出50o到达驱动器件60的输入的PMOS和NMOS的栅极，从而控制PMOS和NMOS的切换。
保护电路100可以为Vdd2和Vss2电源轨之间的ESD钳位电路，包括电阻器和一对器件。在图1的实施例中，该器件为一对钳位二极管100a、100b。在正常的非ESD操作中，来自驱动器件50的电流流经被驱动器件60的PMOS和NMOS的栅极。如果发生ESD事件，则二极管100b可以处于反偏压条件下，并且将ESD电流安全得传输至地，以避免被驱动器件60的晶体管的栅极处于高ESD电压环境中。
保护电路设计结合到标准单元库中，从而通过IC设计者选择作为IC设计的构件模块。图10至图12C示出了结合图1的保护电路100的五个实例电路的布局图。在这些图的每一个中，结构包括至少一个保护单元和接收单元。提供接收单元用于至少对被保护(被驱动)器件的输入进行布局。在一些实施例中，接收单元包含整个被保护器件。在其他实施例中，接收单元包括接收器件的输入，并且连接至一个或多个附加下游单元(未示出)。
在图10、图11、图12B和图12C中，保护单元100具有单元高度H，该单元高度H与接收单元的单元高度相同。在图10、图11、图12B和图12C中，保护单元水平地与接收单元邻接。在图12A中，接收单元具有高度2H，并且两个保护单元垂直邻接，使得垂直邻接的保护单元的总高度也等于2H。
图10示出了包括被配置成保护缓冲单元1002的保护单元100的电路1000。图11示出了包括被配置成保护高低电平转换器1102的保护单元100的电路1100。图11还示出了保护电路100的电源总线Vdd2与接收单元1102的电源总线VDD邻接，并且保护电路100的接地总线VSS与接收电路的接地总线邻接。
保护电路100具有连接至Vdd2的第一电源总线150。电路100具有连接至接地电源VSS的第一接地总线170。
从图10和图11可以看出，接地总线170被配置为使得第一电源总线150与第一接地总线170之间的距离D1与被驱动器件的电源总线和被驱动器件的接地总线之间的距离D2相匹配。此外，如图10和图11所示，保护单元100的高度H与用于接收机(被驱动)电路1002、1102的电源域的标准库单元的高度H相匹配。
因此，保护单元100可以包括在IC设计中并且自动地通过电子设计自动化(EDA)系统的放置和布线工具来放置该保护单元。
现在，参照图3至图7，示出了保护单元100的细节。为了易于理解，在图6中示出了栅极介电层和衬底有源区域，并且在图7中示出了金属层(例如，第一金属层M1)图案。此外，在图4中示出了P型二极管100a的截面图，以及在图5中示出了N型二极管100b的截面图。尽管在实例中，在M1层中设置用于保护器件的互连，但这些互连还可以形成在任意互连线层中。
衬底具有第一器件，该第一器件在该实施例中为P型二极管100a。P型二极管连接在第一电源总线150(Vdd2)和被驱动器件60的输入I之间。被驱动器件60的输入I通过电阻器R(图1)连接至驱动器件50的输出50o。衬底具有包含N+型扩散区域101-103以及P+扩散区域105的N阱180(图4)。通过浅沟槽隔离STI区域120(图4)分离N+扩散区域和P+扩散区域。仅在图4、图5和图6中示出STI区域以简化图3。N+扩散区域101-103以U形结构连接，在三侧环绕P+扩散区域105。N+扩散区域101和102还通过接触通孔104连接至M1层中的电源总线图案150。N+区域101和102通过接触通孔104连接至M1层中的Vdd2总线图案150。
衬底具有对应于第一器件100a的第二器件100b。即，如果第一器件100a为P型二极管，则第二器件100b为N型二极管(可选地，如果第一器件为GDPMOS，则第二器件为GGNMOS)。在图3中，第二器件为N型二极管100b。第二器件100b连接在被驱动器件60的输入I和接地总线170(VSS)之间。
N型二极管100b具有P阱190(图4)，该P阱包含通过浅沟槽隔离(STI)区域120(图4)分离的P+型扩散区域111-113和N+扩散区域115。P+扩散区域111-113以U形结构连接，在三侧环绕N+扩散区域115。P+扩散区域111和112还通过接触通孔114连接至M1层中的接地总线图案170。
P型二极管的阳极(P+区域)105通过M1层中的接触通孔106、接触通孔116和连接线图案160连接至N型二极管的阴极(N+区域)115。图案160又通过相同金属层或另一金属层中的另一互连图案(未示出)连接至被驱动器件的输入。因此，P型二极管阳极105和N型二极管阴极115都连接至接收(被驱动)器件60的输入。
可选地，保护电路100还包括至少一个伪图案130，该伪图案与第一器件100a的第一N+区域101或第二N+区域102和/或第二器件100b的第一P+区域111或第二P+区域112相邻。伪图案没有连接至任何其他器件。例如，可以在栅电极层中形成伪导体以保持预期的多晶硅密度。在先进技术中控制多晶硅密度以防止随后形成层中的凹陷和侵蚀。伪图案130在从电源总线到接地总线延伸的方向上配置。在实例中，在P型二极管100a和N型二极管100b的每个的每一侧上垂直配置对应的伪图案130。这仅仅是一个实例。可以根据期望使用其他伪结构(或没有伪图案)以保持任何目标多晶硅密度。
在图3的实例中，将P型二极管100a和N型二极管100b配置成关于图3所示保护单元的赤道中心线CL对称(尽管P型二极管的每个区域中的掺杂类型不同于N型二极管的对应区域的掺杂类型)。保护单元100还关于垂直轴左右对称。
图8和图9示出了保护单元100L、100R的两种变化，其中，有源区域101-103、111-113的U形结构缩减为L形结构101、103和111、113。此外，仅在保护单元100L、100R的一侧上设置伪图案130。图8是保护单元100L的左侧版本，图9是保护单元的右侧版本。这些结构被设计为在包括两个或多个保护单元100、100L和/或100R(如图12B所示)的结构中相互直接邻接，以增加ESD保护的量。
在图12B中，为了易于理解，仅部分示出了P型二极管的图案101-103和105。在保护电路100中，每个二极管都具有用于形成阴极的三侧U形结构的有源区域101-103、111-113。在右侧保护单元100R中，省略了部分101。相反地，在与单元100相邻的第一(最左侧)单元100R中，由单元100R的N+区域102和103以及相邻单元100的区域102环绕保护电路100R的阳极(P+区域105)。对于第二和后续单元100R，通过单元100R的N+区域102和103以及前相邻单元100R的N+区域102形成阴极。尽管在图12B中未示出，但本领域的技术人员可以容易地理解，单元100、100R的有源区域111-113的布置为区域101-103的镜像图像。
保护单元100、100L、100R比由不包含在单个库单元内的多个器件形成的二极管箝位电路占用更小的面积。此外，左侧保护单元100L和右侧保护单元100R占用远比保护单元100小的水平宽度(或面积)。这使得设计者能够根据内核电路可用面积调整CDM保护单位单元的数量。设计者可以选择CDM保护单位单元的数量以使得保护最大化、使面积最小或者优化数量以相对于其他设计改善保护和面积。因此，给定衬底上的可用面积，多个保护器件可以邻接在一起。设计者可以将一个或多个附加第二保护单元100L、100R邻接至第二保护单元100L、100R(如图12B或图12C所示)，以包括尽可能多的第二保护单元，该第二保护单元可能适合保护电路可用的空间。设计者可以选择在相同面积中提供更多的保护，或者在较小的面积中提供相同量的ESD保护，释放管芯上的空间来用于附加功能电路。
左侧保护单元100L(图8)省略了P型二极管100a的右侧N+扩散区域102、N型二极管100b的右侧P+扩散区域112和右侧的伪图案130。右侧保护单元100R(图9)省略了P型二极管100a的左侧P+扩散区域101、N型二极管100b的左侧P+扩散区域111和左侧的伪图案130。因此，保护单元100L和100R占用比保护单元100小约30％的面积。
如图12B所示，一旦选择了保护单元100，设计者就可以选择附加保护单元100R，每一个附加保护单元100R都具有比单元100小的宽度。右侧保护单元100R被设计为直接与保护单元100的右侧或另一右侧保护单元100R邻接。第一保护单元的N+扩散区域102与第二保护单元100R的N+扩散区域103和101组合完成部分环绕第二保护单元100R的P+扩散区域105的U形N+扩散图案。由于保护单元100R与保护单元100的右部相同，所以可以以相同方式任选地邻接第三保护单元和后续的保护单元100R。
图12C示出了用于将多个保护单元邻接在一起的另一布置。在该实例中，图3的保护单元100在右侧，并且几种实例的左侧保护单元100L相互邻接且与单元100邻接。
如图12C所示，一旦选择了保护单元100，设计者就可以选择附加保护单元100L，每一个附加保护单元100L都具有比单元100小的宽度。左侧保护单元100L被设计为直接与保护单元100的左侧或另一左侧保护单元100L邻接。第一保护单元的N+扩散区域101与第二保护单元100L的N+扩散区域103和101组合完成部分环绕第二保护单元100L的P+扩散区域105的U形N+扩散图案。由于保护单元100L与保护单元100的左部相同，所以可以以相同方式任选地邻接第三和后续的保护单元100L。
当第二单位保护单元100、100L或100R包括在保护电路中时，第二单位单元具有第二电源总线Vdd2，该第二电源总线连接至第一单位保护单元的第一电源总线Vdd2。此外，第二单位单元100、100L或100R具有连接至第一接地总线的第二接地总线Vss。保护单元100被配置成使得第一器件(P型二极管100a)被定位在被驱动器件60的PMOS附近。第二器件(N型二极管100b)被定位在被驱动器件60的NMOS附近。被驱动器件的PMOS和被驱动器件的NMOS均连接至被驱动器件的输入。该结构简化了布线。
因此，单位保护单元100、100L或100R的布局确保直接邻接的单位保护单元的电源总线和接地总线被对准。类似地，第二单位单元连接至第一单位单元100，并且具有P型二极管100a，该P型二极管100a连接在第二电源总线Vdd2和被驱动器件的输入I之间。第二单位单元的N型二极管连接在被驱动器件的输入I和接地总线Vss之间。第二单位保护单元的P型二极管的阳极(P+区域)105和N型二极管的阴极(N+区域)115连接至图案160，图案160又通过M1层中的导电图案(未示出)或另一互连层连接至接收(被驱动)电路60的输入I。
图12A示出了用于将两个或多个保护单元100、100T结合到集成电路1200中的另一选项。接收电路1202可以被设计为单位单元高度的两倍，电源总线Vdd2处于中间，并且接地总线Vss处于顶部和底部。在图12A中，保护电路100T、100被垂直配置成相互叠加。顶部保护电路100T可以被布局为保护电路100的镜像图像，接地总线Vss在顶部且电源总线Vdd2在底部。这使得对应的第一保护器件100的第一电源总线Vdd2和第二保护器件100T的第二电源总线Vdd2相互相邻，简化了与接收(被驱动)电路1202的电源连接。
图2是可用于跨域界面的保护电路200的另一实施例的示意图。该保护电路200与电路100的不同之处在于，通过栅极Vdd PMOS(GDPMOS)200a和栅极接地NMOS(GGNMOS)200b替代钳位二极管100a和100b。GDPMOS是相对较大的PMOS器件，其中，栅极、漏极和基极连接至电源(Vdd2)，形成pnp双极结晶体管(BJT)，源极(p型)用作集电极，基极/漏极组合(p型)用作发射极，以及衬底(n型)用作基极。GGNMOS是相对较大的NMOS器件，其中，栅极、源极和基极接地(Vss)，形成npn BJT，漏极(n型)用作集电极，基极/源极组合(n型)用作发射极，以及衬底(p型)用作基极。在GDPMOS和GGNMOS的发射极端子和基极端子之间存在寄生电阻。
图13至图17示出了图2的保护电路200。在图13至图17的实例中，第一器件200a为GDPMOS，第二器件200b为GGNMOS。
在图13至图17的实施例中，第一器件为栅极Vdd PMOS 200a，其中，通过第三N+区域203连接第一N+区域201和第二N+区域202。多个P+区域210、210A配置在第一N+区域201和第二N+区域202之间。每一对连续P+区域210、210A都相互分离。N+区域201、202以及内部的一个P+区域210A连接至Vdd2，由此将栅极连接至Vdd2。N+区域201、202通过接触通孔204连接至M1层中的电源总线Vdd2。阳极(P+区域210A)通过接触通孔209连接至M1层中的电源总线Vdd2。外部的P+区域210通过接触通孔206连接至被驱动器件60的输入I。栅电极205通过接触通孔207连接至Vdd2。栅电极205在多个P+区域210、210A之间(X方向)及其上方(Z方向)具有指部205F。
第二器件200b为GGNMOS，其中，通过第三P+区域213连接第一P+区域211和第二P+区域212，并且多个N+区域220、220C在第一P+区域211和第二P+区域212之间。P+区域211、212通过接触通孔214和M1层中的接地总线图案270连接至接地总线VSS。此外，阴极(内部N+区域220C)通过接触通孔219和接地总线图案270接地。外部的N+区域220通过接触通孔216和M1中的图案260连接至被驱动器件60的输入。栅电极215通过接触通孔217和M1层中的接地总线图案270接地。栅电极215在多个N+区域220、220C之间和上方具有多个部分。
栅极连接技术用于控制GDPMOS 200a和GGNMOS 200b的栅极以在GDPMOS 200a的负-Vdd ESD应力条件下以及在GGNMOS 200b的正-VSSESD应力条件下加速这些器件的导通(逆向偏压下的击穿)速度。
图18和图19示出了保护单元200L的两种变型例。在单元200L中，有源区域201-203、211-213的U形结构被缩减为L形结构201、203和211、213。在单元200R中，有源区域201-203、211-213的U形结构被缩短为L形结构202、203和212、213。如上所述，以与图12B所示类似的方式配置U形结构区域和L形结构区域。图18示出了保护电路200的左侧版本。保护电路200L可以替换如图12C所示的具有两个或多个保护单位单元的结构中的保护电路100L。图19示出了保护电路200的右侧版本。保护电路200R可以替换如图12B所示具有两个或多个保护单位单元的结构中的保护电路100R。保护电路200L(图18)和200R(图19)的宽度和面积大约比保护电路200(图13)的宽度和面积小30％。因此，可以以任何期望的数量来使用保护电路单位单元200、200L和200R，以在可用空间内提供最大的ESD保护，使用于实现目标量的ESD保护的空间最小，或者提供节省空间和增加保护的最佳数量。
图20是示例性系统的结构图。该系统包括至少一个编程处理器2020和至少一个持久性计算机可读存储介质2012。处理器执行一个或多个EDA工具2022。例如，EDA工具可以包括用于逻辑合成、放置和布线、设计规则检查和布局与原理图比较的工具。
至少一个持久性机器可读存储介质存储通过处理器使用的数据2014和指令2016。介质存储至少一个单元库2000。单元库包含多个标准功能单元2002。每个标准单元都包括晶体管和互连结构以提供对应的逻辑功能(例如，AND、OR、XOR、XNOR、反相器)、存储功能(触发器或锁存器)或更复杂的电路功能。库还包含至少一个ESD保护单元2004。在一些库中，ESD保护单元包含图3的钳位二极管对100。在一些库中，ESD保护单元包含图13的GDPMOS/GGNMOS对200。在一些库中，两个版本100、200都是可用的，并且设计者可以选择保护电路100或电路200。一些库还提供了单元2006的左侧版本(如图8或图18所示)和/或单元2008的右侧版本(如图9或图19所示)。一些库还包括单元100T的垂直旋转顶部版本(如图12A所示)以允许垂直相邻的单元100、100T连接至接收电路1202中的相同电源总线VDD2。单元库2000可以包含上述ESD保护单元2004、2006、2008、2010中的一个或多个的任何组合。
尽管不限于这些应用，但本文所示和所描述的保护电路提供了适合于CDM应用(例如，具有薄栅极绝缘层的大管芯)的保护。保护电路提供了可以容易地结合到逻辑设计中的面积有效布局。
在一些实施例中，集成电路具有：驱动器件，具有第一电源电压Vdd1和输出；以及被驱动器件，具有输入和低于、等于或高于第一电源电压Vdd1的第二电源电压Vdd2。保护电路包括第一电源总线，连接至Vdd2。第一接地总线连接至接地电源电压。第一接地总线被配置成使得第一电源总线和第一接地总线之间的距离与被驱动器件的电源总线和被驱动器件的接地总线之间的距离相匹配。从由P型二极管和栅极Vdd PMOS组成的组中提供第一器件。第一器件连接在第一电源总线和被驱动器件的输入之间。被驱动器件的输入通过电阻器连接至驱动器件的输出。从由N型二极管和接地栅极NMOS组成的组中提供对应于第一器件的第二器件。第二器件连接在被驱动器件的输入和接地总线之间。
在一些实施例中，利用用于电子设计自动化(EDA)工具的单元库对持久计算机可读存储介质进行编码。单元库具有用于实施对应逻辑功能的多个单元设计。库包括至少一个保护单元，限定用于集成电路的保护电路，集成电路具有：驱动器件，具有第一电源电压Vdd1和输出；以及被驱动器件，具有输入和低于、等于或高于第一电源电压Vdd1的第二电源电压Vdd2。保护电路包括第一器件，来自由P型二极管和栅极Vdd PMOS组成的组。第一器件连接在与Vdd2连接的第一电源总线和被驱动器件的输入之间。被驱动器件的输入通过电阻器连接至驱动器件的输出。从由N型二极管和接地栅极NMOS组成的组中提供对应于第一器件的第二器件。第二器件连接在被驱动器件的输入和接地总线之间。提供接收单元用于至少对被驱动器件的输入进行布局。保护单元的单元高度与接收单元的单元高度相同。
在一些实施例中，对集成电路(IC)进行布局的方法包括从单元库中选择保护单元，保护单元限定用于IC的保护电路，IC具有：驱动器件，具有第一电源电压Vdd1和输出；以及被驱动器件，具有输入和第二电源电压Vdd2。保护电路包括：第一器件，来自由P型二极管和栅极Vdd PMOS组成的组。第一器件连接在与Vdd2连接的第一电源总线和被驱动器件的输入之间。被驱动器件的输入通过电阻器连接至驱动器件的输出。从由N型二极管和接地栅极NMOS组成的组中提供对应于所述第一器件的第二器件。第二器件连接在被驱动器件的输入和接地总线之间。从对被驱动器件的输入进行布局的单元库中选择接收单元。保护单元的单元高度与接收单元的单元高度相同。使用电子设计自动化(EDA)工具对IC进行布局，以包括保护单元和接收单元。
尽管根据示例性实施例描述了主题，但其不限于此。此外，所附权利要求应该广义理解为包括可由本领域技术人员进行的其他变型例和实施例。

Claims (10)

1.一种集成电路包括：驱动器件，具有第一电源电压Vdd1和输出；以及被驱动器件，具有输入和第二电源电压Vdd2；保护电路，所述保护电路包括：
第一电源总线，连接至Vdd2；
第一接地总线，连接至接地电源电压，所述第一接地总线被配置成使得所述第一电源总线和所述第一接地总线之间的距离与所述被驱动器件的电源总线和所述被驱动器件的接地总线之间的距离相匹配；
第一器件，来自由P型二极管和栅极Vdd PMOS组成的组，所述第一器件连接在所述第一电源总线和所述被驱动器件的输入之间，所述被驱动器件的输入通过电阻器连接至所述驱动器件的输出；以及
第二器件，对应于所述第一器件，所述第二器件来自由N型二极管和接地栅极NMOS组成的组，所述第二器件连接在所述被驱动器件的输入和所述接地总线之间。
2.根据权利要求1所述的保护电路，其中：
所述第一器件被定位为在所述被驱动器件的PMOS的附近，所述被驱动器件的PMOS连接至所述被驱动器件的输入，以及
所述第二器件被定位为在所述被驱动器件的NMOS的附近，所述被驱动器件的NMOS连接至所述被驱动器件的输入。
3.根据权利要求1所述的保护电路，其中：
所述保护电路的所述第一电源总线、所述第一接地总线、所述第一器件和所述第二器件形成具有第一单元高度的第一单位单元，以及
所述保护电路还包括第二单位单元，所述第二单位单元具有第二单元高度，所述第二单元高度等于所述第一单元高度，所述第二单位单元具有连接至所述第一电源总线的第二电源总线，所述第二单位单元具有连接至第一接地总线的第二接地总线，所述第二单位单元的第一器件连接在所述第二电源总线和所述被驱动器件的输入之间，所述第二单位单元的第二器件连接在所述被驱动器件的输入和接地总线之间，所述第二单位单元被放置为与所述第一单位单元相邻。
4.根据权利要求1所述的保护电路，其中：
所述第一器件为P型二极管，具有：第一N+区域和第二N+区域，通过第三N+区域连接；以及P+区域，位于所述第一N+区域和所述第二N+区域之间，所述N+区域连接至Vdd2，所述P+区域连接至所述被驱动器件的输入，以及
所述第二器件为N型二极管，具有：第一P+区域和第二P+区域以及N+区域，所述N+区域与所述第一P+区域和所述第二P+区域相邻，所述P+区域接地，所述N+区域连接至所述被驱动器件的输入。
5.根据权利要求4所述的保护电路，还包括：至少一个伪图案，与所述第一器件的第一N+区域或第二N+区域和/或所述第二器件的第一P+区域或第二P+区域相邻，在从电源总线到接地总线的方向上配置所述伪图案。
6.根据权利要求1所述的保护电路，其中：
所述第一器件为栅极Vdd PMOS，具有：第一N+区域和第二N+区域，通过第三N+区域连接；以及多个P+区域，位于所述第一N+区域和所述第二N+区域之间，所述N+区域和内部的一个P+区域连接至Vdd2，外部的P+区域连接至所述被驱动器件的输入；以及栅电极，连接至Vdd2，所述栅电极具有位于所述多个P+区域之间和上方的部分，以及
所述第二器件为栅极接地NMOS，具有：第一P+区域和第二P+区域，通过第三P+区域连接；以及多个N+区域，位于所述第一P+区域和所述第二P+区域之间，所述P+区域和内部的一个N+区域接地，外部的N+区域连接至所述被驱动器件的输入；以及栅电极，所述栅电极接地且具有位于所述多个N+区域之间和上方的部分。
7.一种持久性计算机可读存储介质，利用用于电子设计自动化(EDA)工具的单元库进行编码，所述单元库具有用于实施对应功能的多个单元设计，其中，所述单元库包括：
至少一个保护单元，限定用于集成电路的保护电路，集成电路包括：驱动器件，具有第一电源电压Vdd1和输出；以及被驱动器件，具有输入和第二电源电压Vdd2，所述保护电路包括：
第一器件，来自由P型二极管和栅极Vdd PMOS组成的组，所述第一器件连接在与Vdd2连接的第一电源总线和所述被驱动器件的输入之间，所述被驱动器件的输入通过电阻器连接至所述驱动器件的输出；以及
第二器件，对应于所述第一器件，所述第二器件来自由N型二极管和接地栅极NMOS组成的组，所述第二器件连接在所述被驱动器件的输入和接地总线之间；以及
接收单元，用于至少对所述被驱动器件的输入进行布局，
其中，所述保护单元的单元高度与所述接收单元的单元高度相同。
8.根据权利要求7所述的计算机可读存储介质，其中，所述保护单元被配置成使得所述第一电源总线和所述第一接地总线之间的距离与所述被驱动器件的电源总线和所述被驱动器件的接地总线之间的距离相匹配。
9.根据权利要求7所述的计算机可读存储介质，其中：
所述保护单元和所述接收单元被配置成直接邻接。
10.一种对集成电路(IC)进行布局的方法，包括：
从单元库中选择保护单元，所述保护单元限定用于IC的保护电路，所述IC包括：驱动器件，具有第一电源电压Vdd1和输出；以及被驱动器件，具有输入和第二电源电压Vdd2，所述保护电路包括：
第一器件，来自由P型二极管和栅极Vdd PMOS组成的组，所述第一器件连接在与Vdd2连接的第一电源总线和所述被驱动器件的输入之间，所述被驱动器件的输入通过电阻器连接至所述驱动器件的输出；以及
第二器件，对应于所述第一器件，所述第二器件来自由N型二极管和接地栅极NMOS组成的组，所述第二器件连接在所述被驱动器件的输入和接地总线之间；以及
从所述单元库中选择接收单元，所述接收单元用于至少对所述被驱动器件的输入进行布局，其中，所述保护单元的单元高度与所述接收单元的单元高度相同；以及
使用电子设计自动化(EDA)工具对所述IC进行布局，以包括所述保护单元和所述接收单元。
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