CN103178852A - 一种高速采样前端电路 - Google Patents

Abstract

本发明涉及一种高速采样前端电路，它包括MDAC采样网络、基准电压产生电路、比较器阵列、运算放大器、输出短接开关、占空比可调的时钟稳定电路、状态控制模块和反馈控制模块。该高速采样前端电路功耗低、采样率高和采样网络输入带宽高，MDAC采样网络和比较器阵列时间常数的精确匹配，大幅提高了采样网络的输入带宽。利用采样电容作为反馈电容和DAC运算电容，将运算放大器的反馈系数提高两倍以上，运放带宽要求降低50%，节省运算放大器功耗50%以上。采用占空比可调的时钟稳定电路，压缩采样时间，增加放大相时间，实现了采样频率的大幅度提升。仅需一个输入基准电压，降低了基准电压产生电路的设计复杂度。本发明可以广泛应用于流水线A/D转换器。

Description

一种高速采样前端电路

技术领域

本发明涉及一种采样前端电路，特别涉及一种去除采样保持电路（无采保）的高速采样前端电路，它直接应用的领域是流水线型A/D转换器。

背景技术

在流水线型A/D转换器的设计中，随着采样速度的不断提升，芯片的功耗、面积将迅速提升，而采样前端电路是流水线型A/D转换器中占用面积最大，消耗功耗最多的模块。因此，需要低功耗的高速采样前端电路。

传统的无采保的流水线A/D转换器采样前端结构，如图1所示，MDAC采样网络包括开关S_m0、两个电容C₁₀，比较器阵列包括开关S_f0、两个电容C₂₀。

MDAC采样网络时间常数为：

${\mathrm{\τ}}_{\mathrm{MDC}0}=2C_{10}\·R_{S_{m0}}---\left(1\right)$

其中，

为开关S_m0的导通电阻。

比较器采样网络时间常数为：

${\mathrm{\τ}}_{\mathrm{Comp}0}=2C_{20}\·\frac{1}{g_m}---\left(2\right)$

g_m为比较器前置运放的跨导，（1/g_m）为比较器前置运放的在采样相的阻抗。

网络匹配要求：

τ_MDC0＝τ_Comp0          (3)

而

$g_m=\sqrt{2{\mathrm{\μ}}_n{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_{\mathrm{comp}0}{I}_D}---\left(4\right)$

$R_{S_{m0}}=\frac{1}{{\mathrm{\μ}}_n{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_{S_{m0}}{V}_{\mathrm{DD}}}---\left(5\right)$

其中，μ_n为电子的迁移率，C_ox为单位面积的栅氧化层电容，

为比较器输入晶体管的宽长比，I_D为比较器输入晶体管电流，为MDAC采样开关的宽长比，V_DD为电源电压。

由式（1）～（5）可得

$\frac{\frac{1}{g_m}}{R_{S_{m0}}}=\sqrt{\frac{{\mathrm{\μ}}_n{C}_{\mathrm{ox}}}{2{\left(\frac{W}{L}\right)}_{\mathrm{comp}0}{I}_D}}{\left(\frac{W}{L}\right)}_{S_{m0}}{V}_{\mathrm{DD}}=\frac{C_{10}}{C_{20}}---\left(6\right)$

有式（6）可知，网络匹配要求电阻值的比例与电容值比例相同，而电阻值的比例不但与晶体管尺寸的绝对值有关，还与工艺常数，电源电压，流经器件的电流等因素相关，可见，这类结构的匹配建立在多种条件同时满足的前提下，因此，MDAC采样网络中开关S_m的电阻和比较器阵列中前置运放在采样相的阻抗（1/g_m）很难精确匹配。

时间常数的失配将导致MDAC采样网络和比较器采样网络采到不同的输入信号，这两个信号的差值可以等效为比较器失调误差：

V_{e_offset0}＝2πf_in(τ_MDAC0-τ_Comp0)        (7)

其中，f_in为输入信号频率。

由式（7）可知，在等效比较器失调误差一定的情况下，时间常数的失配(τ_MDAC0-τ_Comp0)越大，采样网络能够容忍的输入信号频率f_in越低。因此，MDAC采样网络和比较器阵列的失配将导致A/D转换器能够容忍的输入信号频率下降。

传统的无采保的流水线A/D转换器采样前端结构，如图1所示，其运放的反馈系数为：

其中，C₁₀为采样电容，C_f0为反馈电容，式（8）的分母中包含2倍的采样电容C₁₀，因此反馈系数较小，而反馈系数越小，功耗越大，因此，2倍的C₁₀是导致该结构功耗较大的一个重要原因。

传统的无采保的流水线A/D转换器采样前端结构，时序如图1所示，其采样相（Φ10）占时钟周期的50%，比较相（T_latch0）和放大相（Φ30）共占时钟周期的50%，导致放大相时间大幅度缩短，A/D转换器能够达到的最高采样率下降。

发明内容

有鉴于此，本发明所要解决的技术问题是提供一种具有采样网络匹配性好的高速采样前端电路，同时，该高速采样前端电路功耗低、采样率高和采样网络输入带宽高，并且该高速采样前端电路为无采保高速采样前端电路且电路结构简单。克服了传统的无采保的采样前端中MDAC采样网络和比较器采样网络不能精确匹配带来的输入信号频率下降的问题；反馈系数过低带来的功耗增加问题；以及比较器建立仅占用MDAC放大相时间带来的采样率下降的问题。

本发明的目的是这样实现的：

本发明提供的一种高速采样前端电路，包括MDAC采样网络、比较器阵列、运算放大器、输出短接开关、时钟稳定电路、基准电压产生电路、状态控制模块和反馈控制模块；

所述MDAC采样网络，用于采集输入信号；

所述比较器阵列，用于采集输入信号并将输入信号与阈值电压进行比较并产生比较结果信号，所述比较结果信号与时钟稳定电路产生的时钟信号通过状态控制模块来控制MDAC采样网络的工作状态；

所述状态控制模块与MDAC采样网络连接，用于控制MDAC采样网络的工作状态；

所述反馈控制模块一端连接在运算放大器的输出端，另一端与MDAC采样网络连接；

所述运算放大器，用于当时钟稳定电路处于时钟放大相时使运算放大器的两个输入端的电压相等；

所述输出短接开关，用于当时钟稳定电路处于时钟采样相时实现运算放大器的输出端接地；

所述时钟稳定电路，用于产生占空比可调的时钟信号，并使用时钟信号来控制MDAC采样网络、比较器阵列、输出短接开关、状态控制模块和反馈控制模块的工作状态；

所述基准电压产生电路，用于产生一组基准电压供比较器阵列使用。

进一步，所述MDAC采样网络包括第一支路组、第二支路组、第三支路组和MDAC采样开关；

所述第一支路组包括由k个第一MDAC输入开关和k个第一MDAC输入端电容，所述k个第一MDAC输入开关并联后通过导线net[1]与k个并联的第一MDAC输入端电容连接；

所述第二支路组包括n-k+1个第二MDAC输入开关和n-k+1个第二MDAC输入端电容，所述n-k+1个第二MDAC输入开关并联后通过导线net[2]与n-k+1个并联的第二MDAC输入端电容连接；

所述第三支路组包括由n-1个相互并联的第三MDAC输入端支路，所述每条第三MDAC输入端支路包括第三MDAC输入开关和第三MDAC输入端电容；所述每条第三MDAC输入端支路中的第三MDAC输入开关和第三MDAC输入端电容通过导线net[(n+2):2n]串联，所述每条第三MDAC输入端支路并联；

所述第一支路组、第二支路组与所述第三支路组并联后一端连接输入信号，另一端与运算放大器的负向输入端连接；

所述MDAC采样开关Sm一端与运算放大器的负向输入端连接，另一端运算放大器的正向输入端连接，所述运算放大器的正向输入端与地连接；

其中，k表示第一MDAC输入端电容的个数；n表示第一、二和三MDAC输入开关个数总和的一半，且2n=k.2^x，k=2^m，x,m=1,2,3,…。

进一步，所述反馈控制模块为相互并联的反馈控制开关构成的开关组，所述开关组中的每一个反馈控制开关一端连接在运算放大器的输出端，另一端连接在MDAC采样网络中第一支路组中的第一MDAC输入开关和第一MDAC输入端电容之间的导线上。

进一步，所述比较器阵列包括(n-1)个相互并联的比较器，所述每个比较器包括比较器采样网络、比较单元和比较器采样开关，所述比较器采样网络包括比较器信号输入开关、阈值输入开关和比较器采样电容；

所述比较器信号输入开关一端与输入信号端连接，所述阈值输入开关一端与基准电压产生电路连接，所述比较器信号输入开关和阈值输入开关的另一端相互连接后与比较器采样电容连接，所述比较器采样电容再与比较单元的正向端连接，所述比较单元的正、负向端之间与比较器采样开关连接，所述比较单元的输出端与状态控制模块连接。

进一步，所述状态控制模块包括第二支路组控制开关和第三支路组控制开关；

所述第二支路组控制开关一端连接于第二支路组中的第二MDAC输入开关和第二MDAC输入端电容之间的导线net[2]上，另一端与地连接；

所述第三支路组控制开关包括n-1个转换开关，所述每个转换开关的一端连接于第三支路组中的各个分支路中的第三MDAC输入开关和第三MDAC输入端电容之间，另一端分别与地或基准电压产生电路连接。

进一步，所述时钟稳定电路DCS为所述占空比可调的时钟稳定电路DCS，所述占空比可调的时钟稳定电路产生的时钟信号包括采样相时钟信号（Φ1）、比较放大相时钟信号（Φ2）、采样相时钟提前关断信号（Φ1p）和放大相时钟信号（Φ3），所述比较放大相时钟信号（Φ2）包括比较器比较时间（T_Comp）和放大相使用时间；所述采样相时钟信号（Φ1）、比较放大相时钟信号（Φ2）为两相非交叠时钟信号。

进一步，所述时钟稳定电路在放大相时钟信号（Φ3）期间，利用(n-1)个第三MDAC输入端电容进行DAC运算，利用第一MDAC输入端电容作为反馈电容。

进一步，所述运算放大器的反馈系数为k/2n。

进一步，所述MDAC采样网络和比较器阵列满足以下关系：所述MDAC采样网络中的MDAC输入开关与比较器阵列中的比较器输入开关宽长比之比与MDAC采样电容和比较器采样电容之比相等，且MDAC采样开关与比较器采样开关宽长比之比与MDAC采样总电容和比较器采样电容之比相等；

所述MDAC输入开关为第一MDAC输入开关、第二MDAC输入开关或第三MDAC输入开关中的任意一个；

所述比较器输入开关为比较器中任一个比较器采样网络中的比较器信号输入开关；

所述MDAC采样电容为第一MDAC输入端电容、第二MDAC输入端电容或第三MDAC输入端电容中任意一个；

所述比较器采样电容为比较器中任一个比较器采样网络中的比较器采样电容；

所述比较器采样开关为比较器中任一个比较器采样开关；

所述MDAC采样总电容为第一MDAC输入端电容、第二MDAC输入端电容和第三MDAC输入端电容的总和。

进一步，所述整个采样前端电路的增益为2n/k。

进一步，所述MDAC采样网络中的第一MDAC输入开关、第二MDAC输入开关和第三MDAC输入开关为同型开关，所述比较器阵列中的每一个比较器中的比较器输入开关为同型开关。

进一步，所述MDAC采样网络中的第一MDAC输入开关、第二MDAC输入开关、第三MDAC输入开关均为nMOS型boost开关，所述比较器阵列中的每一个比较器中的比较器输入开关均为nMOS型boost开关。

进一步，所述MDAC采样网络和比较器阵列中每个比较器中的比较器采样网络均采用单端或差分形式连接。

本发明的优点在于：本发明采用的一种高速采样前端电路包括MDAC采样网络、比较器采样网络、运算放大器、输出短接开关、基准电压产生电路、一个占空比可调的时钟稳定电路、状态控制模块和反馈控制模块，与传统的无采保采样前端电路相比，它具有以下特点：

1.传统的无采保采样前端电路中，MDAC采样网络和比较器采样网络时间常数的匹配性不但与晶体管尺寸的绝对值有关，而且还与工艺常数，电源电压，流经器件的电流等因素相关，因此很难实现精确匹配，而本发明的MDAC采样网络和比较器采样网络时间常数的匹配性与器件尺寸的绝对值、工艺常数、电源电压、流经器件的电流等因素无关，因此实现了两个采样网络的精确匹配。

2.传统的采样网络由于失配大，导致允许的输入信号最高频率降低，即采样网络的输入带宽降低，而本发明的采样网络，实现了两个采样网络的精确匹配，大幅提高了采样网络的输入带宽。

3.传统的采样前端电路中，由于引入除采样电容以外的电容作为反馈电容和DAC运算电容，导致运算放大电路的反馈系数过低、功耗增加，而本发明的采样前端电路，利用采样电容作为反馈电容和DAC运算电容，因此，将运算放大器的反馈系数提高两倍以上，极大的降低了运算放大器的设计难度，节省运算放大器功耗50%以上。

4.传统的采样前端，采用50%占空比的时钟，比较器建立仅占用MDAC放大相时间，导致采样率下降，而本发明的采样前端电路，采用占空比可调的时钟稳定电路，压缩采样时间，增加放大相时间，与传统采样前端相比，可以在更高的采样频率下达到相同的建立时间，从而实现了采样频率的大幅度提升。

5.传统的采样前端，其中的基准电压产生电路通常需要两个输入基准电压，而本发明的采样前端电路，基准电压产生电路仅需一个输入基准电压，因此降低了Vref产生电路（辅助电路）的复杂度。

综上所述，本发明的无采保高速采样前端电路同时具有采样网络匹配性好、采样网络输入带宽高、功耗低、采样率高、辅助电路简单的优点，有效克服了传统无采保采样前端电路的采样网络匹配性差、输入带宽低、功耗高、采样率低、辅助电路复杂的缺点。

本发明提供的电路可广泛运用于流水线型A/D转换器。

附图说明

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步的详细描述，其中：

图1是传统的无采保高速采样前端电路图；

图2是本发明的无采保高速采样前端电路图；

图3是本发明的无采保高速采样前端电路中的占空比可调的时钟稳定电路DCS时钟信号图；

图4是本发明的无采保高速采样前端电路中网络电路线路等效图；

图5是本发明的无采保高速采样前端差分实现形式的电路图。

图中，MDAC采样网络1、比较器阵列2、运算放大器3、输出短接开关4、基准电压产生电路5、状态控制模块6和反馈控制模块7、时钟稳定电路8、第一支路组11、第二支路组12、第三支路组13、MDAC采样开关14、比较器21。

具体实施方式

以下将结合附图，对本发明的优选实施例进行详细的描述；应当理解，优选实施例仅为了说明本发明，而不是为了限制本发明的保护范围。

实施例1

图2是本发明的无采保高速采样前端电路图，图3是本发明的无采保高速采样前端电路中的占空比可调的时钟稳定电路DCS时钟信号图，图4是本发明的无采保高速采样前端电路中网络电路线路等效图，其中，图中S[1:k]表示S[1]、S[2]、S[3]、…、S[k]；同理net[(n+2):2n]表示net[n+2]、net[n+3]、net[n+4]、…、net[2n]；以及C1[1:k]表示C1[1]、C1[2]、C1[3]、…、C1[k]；如图所示：本发明提供的一种高速采样前端电路，包括MDAC采样网络、比较器阵列、运算放大器、输出短接开关、时钟稳定电路、基准电压产生电路、状态控制模块和反馈控制模块；

所述MDAC采样网络，用于采集输入信号Vin并与运算放大器负向输入端连接；所述MDAC采样网络包括第一支路组、第二支路组、第三支路组和MDAC采样开关Sm；结合图2，可知，所述第一支路组包括由k个第一MDAC输入开关S[1:k]和k个第一MDAC输入端电容C1[1:k]，所述k个第一MDAC输入开关并联后通过导线net[1]与k个并联的第一MDAC输入端电容连接；

所述第二支路组包括n-k+1个第二MDAC输入开关S[(k+1):(n+1)]和n-k+1个第二MDAC输入端电容C1[(k+1):(n+1)]，所述n-k+1个第二MDAC输入开关并联后通过导线net[2]与n-k+1个并联的第二MDAC输入端电容连接；

所述第三支路组包括由n-1个相互并联的第三MDAC输入端支路，所述每条第三MDAC输入端支路包括第三MDAC输入开关S[(n+2):2n]和第三MDAC输入端电容C1[(n+2):2n]；所述每条第三MDAC输入端支路中的第三MDAC输入开关和第三MDAC输入端电容通过导线net[(n+2):2n]串联，所述每条第三MDAC输入端支路并联；

所述第一支路组、第二支路组与所述第三支路组并联后一端连接输入信号，另一端与运算放大器的负向输入端连接；

所述MDAC采样开关Sm一端与运算放大器的负向输入端连接，另一端运算放大器的正向输入端连接，所述运算放大器的正向输入端与地连接；

其中，k表示第一MDAC输入端电容的个数；n表示第一、二和三MDAC输入开关个数总和的一半，且2n=k.2^x，k=2^m，x,m=1,2,3,…。

所述反馈控制模块S2[1:k]为相互并联的反馈控制开关构成的开关组，所述开关组中的每一个反馈控制开关一端连接在运算放大器的输出端，另一端连接在MDAC采样网络中第一支路组中的第一MDAC输入开关和第一MDAC输入端电容之间的导线上。

所述比较器阵列Q[1:(n-1)]包括(n-1)个相互并联的比较器，所述每个比较器包括比较器采样网络、比较单元和比较器采样开关，所述比较器采样网络包括比较器信号输入开关、阈值输入开关和比较器采样电容；

所述比较器信号输入开关一端与输入信号Vin端连接，所述阈值输入开关一端与基准电压产生电路连接，所述比较器信号输入开关和阈值输入开关的另一端相互连接后与比较器采样电容连接，所述比较器采样电容再与比较单元的正向端连接，所述比较单元的正、负向端之间与比较器采样开关连接，所述比较单元的输出端与状态控制模块连接。

结合图2，可知，比较器信号输入开关为K1[1:(n-1)]、阈值输入开关为K2[1:(n-1)]、比较器采样开关为K[1:(n-1)]、比较器采样电容为C2[1:(n-1)]、比较单元为Comp[1:(n-1)]；

所述状态控制模块包括第二支路组控制开关和第三支路组控制开关；

所述第二支路组控制开关一端连接于第二支路组中的第二MDAC输入开关和第二MDAC输入端电容之间的导线net[2]上，另一端与地连接；

所述第三支路组控制开关包括n-1个转换开关，所述每个转换开关的一端连接于第三支路组中的各个分支路中的第三MDAC输入开关和第三MDAC输入端电容之间，另一端分别与地或基准电压产生电路连接。

结合图2，可知，第二支路组控制开关为S2[(k+1):(n+1)]和第三支路组控制开关为n-1个转换开关S2[(n+2):2n]。

所述MDAC采样网络和比较器采样网络中满足以下关系：所述MDAC采样网络中的MDAC输入开关与比较器采样网络中的比较器输入开关宽长比之比与MDAC采样电容和比较器采样电容之比相等，且MDAC采样开关Sm与比较器采样开关宽长比之比与MDAC采样总电容和比较器采样电容之比相等；

所述MDAC输入开关为第一MDAC输入开关、第二MDAC输入开关或第三MDAC输入开关中的任意一个；

所述比较器输入开关为比较器中任一个比较器采样网络中的比较器信号输入开关；

所述MDAC采样电容为第一MDAC输入端电容、第二MDAC输入端电容或第三MDAC输入端电容中任意一个；

所述比较器采样电容为比较器中任一个比较器采样网络中的比较器采样电容；

所述比较器采样开关为比较器中任一个比较器采样开关；

所述MDAC采样总电容为第一MDAC输入端电容、第二MDAC输入端电容和第三MDAC输入端电容的总和。

所述状态控制模块与MDAC采样网络连接，用于控制MDAC采样网络的工作状态；比较放大相时钟信号Φ2为高电平时，第二支路组控制开关S2[(k+1):(n+1)]导通；比较放大相时钟信号Φ2和第一比较器输出信号D[1]同时为高电平时，DAC运算电容C1[n+2]接Vref，否则接地；比较放大相时钟信号Φ2和第二比较器输出信号D[2]同时为高电平时，DAC运算电容C1[n+3]接Vref，否则接地；…；比较放大相时钟信号Φ2和第（n-1）比较器输出信号D[n-1]同时为高电平时，DAC运算电容C1[2n]接Vref，否则接地。

所述反馈控制模块一端连接在运算放大器的输出端，另一端与MDAC采样网络连接；

所述运算放大器，用于当时钟稳定电路处于时钟放大相时使运算放大器的两个输入端的电压相等；

所述输出短接开关So，用于当时钟稳定电路处于时钟采样相时实现运算放大器的输出端Vout接地；

所述时钟稳定电路，用于产生占空比可调的时钟信号，并使用时钟信号来控制MDAC采样网络、比较器阵列、输出短接开关、状态控制模块和反馈控制模块的工作状态；

所述基准电压产生电路，用于产生一组基准电压供比较器阵列使用。

所述时钟稳定电路DCS为所述占空比可调的时钟稳定电路DCS，所述占空比可调的时钟稳定电路产生的时钟信号包括采样相时钟信号Φ1、比较放大相时钟信号Φ2、采样相时钟提前关断信号Φ1p和放大相时钟信号Φ3，所述比较放大相时钟信号Φ2包括比较器比较时间T_Comp和放大相使用时间；所述采样相时钟信号Φ1、比较放大相时钟信号Φ2为两相非交叠时钟信号。

所述时钟稳定电路在放大相时钟信号Φ3期间，利用(n-1)个第三MDAC输入端电容进行DAC运算，利用第一MDAC输入端电容作为反馈电容。

所述MDAC采样网络中的第一MDAC输入开关、第二MDAC输入开关和第三MDAC输入开关为同型开关，所述比较器阵列中的每一个比较器中的比较器输入开关为同型开关。

所述MDAC采样网络中的第一MDAC输入开关、第二MDAC输入开关、第三MDAC输入开关均为nMOS型boost开关，所述比较器阵列中的每一个比较器中的比较器输入开关均为nMOS型boost开关。

所述运算放大器的反馈系数为k/2n。

所述基准电压产生电路的一端为输入基准电压Vref，另一端接地。

所述整个采样前端电路的增益为2n/k。

整个采样前端的工作原理如下：在时钟采样相，MDAC采样网络和比较器阵列同时采集输入信号，在时钟比较相，比较器将输入信号与阈值电压相比较，比较器输出结果D[1:(n-1)]控制第三MDAC输入端电容（即DAC运算电容）C1[(n+2):2n]左极板接基准电压Vref或地，同时开关S2[(k+1):(n+1)]导通，MDAC采样开关Sm关断，实现输入电压与DAC电压相减，反馈开关组S2[1:k]导通，差值电压经放大后输出。

实施例2

图5是本发明的无采保高速采样前端差分实现形式的电路图，如图所示：本实施例与实施例1的区别仅在于：

本发明提供的一种高速采样前端电路的另一种实现方式，所述MDAC采样网络均采用差分形式连接实现，同时，所述比较器阵列中每个比较器中的比较器采样网络均采用差分形式连接；或者所述MDAC采样网络也可以采用单端形式连接实现，同时，所述比较器阵列中每个比较器中的比较器采样网络均也可以采用单端形式连接。

实施例3

本实施例详细描述高速采样前端电路的工作过程及其工作原理，如下：

为了叙述方便，以下部分将第一MDAC输入开关称为开关S[1:k]和S'[1:k]、第一MDAC输入端电容称为电容C1[1:k]和C1'[1:k]、第二MDAC输入开关称为开关S[(k+1):(n+1)]和S'[(k+1):(n+1)]、第二MDAC输入端电容称为电容C1[(k+1):(n+1)]和C1'[(k+1):(n+1)]、第三MDAC输入开关称为开关S[(n+2):2n]和S'[(n+2):2n]、第三MDAC输入端电容称为电容C1[(n+2):2n]和C1'[(n+2):2n]、MDAC采样开关称为开关Sm。

当采样相时钟信号Φ1为高电平时，采样前端电路工作在采样相，开关S2[1:2n]和S2'[1:2n]断开，开关S[1:2n]和S'[1:2n]导通，电容C1[1:2n]左极板接输入信号Vin+，电容C1'[1:2n]左极板接输入信号Vin-，开关Sm导通，电容C1[1:2n]右极板接运算放大器A的负向输入端，电容C1'[1:2n]右极板接运算放大器A的正向输入端，运算放大器A的两个输入端短接，开关So导通，运算放大器A的两个输出端短接；开关K2[1:(n-1)]和K2'[1:(n-1)]断开，开关K1[1:(n-1)]和K1'[1:(n-1)]导通，电容C2[1:(n-1)]左极板接输入信号Vin+，电容C2'[1:(n-1)]左极板接输入信号Vin-，开关K[1:(n-1)]和K'[1:(n-1)]导通，电容C2[1:(n-1)]右极板接比较单元的正向输入端，电容C2'[1:(n-1)]右极板接比较单元的负向输入端，比较单元Comp[1:(n-1)]的两个输入端短接。采样相时钟提前关断信号Φ1p为采样时钟，其下降沿时刻为采样时刻。

当比较放大相时钟信号Φ2为高电平、放大相时钟信号Φ3为低电平时，采样前端工作在比较相，此时开关S[1:2n]和S'[1:2n]断开，开关S2[1:k]和S2'[1:k]断开，开关S2[(k+1):(n+1)]和S2'[(k+1):(n+1)]导通，电容C1[(k+1):(n+1)]和C1'[(k+1):(n+1)]左极板接地，开关Sm和开关So断开；开关K1[1:(n-1)]和K1'[1:(n-1)]断开，开关K[1:(n-1)]和K'[1:(n-1)]断开，开关K2[1:(n-1)]和K2'[1:(n-1)]导通，比较器采样电容C2[1]接参考电压Vth[1]，C2[2]接参考电压Vth[2]，…，C2[n-1]接参考电压Vth[n-1]，比较器采样电容C2'[1]接参考电压Vth[n-1]，C2'[2]接参考电压Vth[n-2]，…，C2'[n-1]接参考电压Vth[1]，比较器开始比较；一段时间以后，比较器输出比较结果D[1:(n-1)]，D[1:(n-1)]与比较放大相时钟信号Φ2与后作为开关S2[(n+2):2n]和S2'[(n+2):2n]的控制信号；D[1]&比较放大相时钟信号Φ2为高电平时，开关S2[n+2]接Vref，S2'[n+2]接地,否则，开关S2[n+2]接地，S2'[n+2]接Vref；D[2]&比较放大相时钟信号Φ2为高电平时，开关S2[n+3]接Vref，S2'[n+3]接地,否则，开关S2[n+3]接地，S2'[n+3]接Vref；…；D[n-1]&比较放大相时钟信号Φ2为高电平时，开关S2[2n]接Vref，S2'[2n]接地，否则，开关S2[2n]接地，S2'[2n]接Vref。

当比较放大相时钟信号Φ2为高电平、放大相时钟信号Φ3为高电平时，采样前端工作在放大相，此时开关S[1:2n]和S'[1:2n]断开，开关S2[1:k]和S2'[1:k]导通，电容C1[1:k]左极板接运放输出端Vout+，电容C1'[1:k]左极板接运放输出端Vout-，形成反馈；开关S2[(k+1):(n+1)]和S2'[(k+1):(n+1)]导通，电容C1[(k+1):(n+1)]和C1'[(k+1):(n+1)]左极板接地，开关Sm和开关So断开；开关S2[(n+2):2n]和S2'[(n+2):2n]导通，电容C1[(n+2):2n]和C1'[(n+2):2n]接参考电压Vref或地。此时MDAC从输入信号中减去对应的被量化的输入信号，并生成放大后的残差输出(Vout+)-(Vout-)。

采样相期间，MDAC采样网络的时间常数为：

${\mathrm{\τ}}_{\mathrm{MDC}}=(\frac{1}{2}{R}_{S_m}+\frac{1}{2n}{R}_{S\left[i\right]})\·\mathrm{\ΣC}1[1:2n]=(\frac{1}{2}{R}_{S_m}+\frac{1}{2n}{R}_{S\left[i\right]})\·C1,$ 其中i＝1,…,2n    (9)

其中为C1为采样电容之和，

为采样开关Sm的导通电阻。

即C1表示单端MDAC采样总电容，为单端第一MDAC输入端电容、单端第二MDAC输入端电容和单端第三MDAC输入端电容的总和。

采样相期间，比较器网络的时间常数为：

${\mathrm{\τ}}_{\mathrm{Comp}}=(R_{K1\left[i\right]}+\frac{1}{2}{R}_{K\left[i\right]})\·C2\left[i\right],$ 其中i＝1,…,(n-1)    (10)

网络匹配要求：

τ_MDC＝τ_Comp          (11)

而

$R_{S_m}=\frac{1}{{\mathrm{\μ}}_n{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_{S_m}{V}_{\mathrm{DD}}}---\left(12\right)$

$R_{S\left[i\right]}=\frac{1}{{\mathrm{\μ}}_n{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_{S\left[i\right]}{V}_{\mathrm{DD}}}---\left(13\right)$

$R_{K1\left[i\right]}=\frac{1}{{\mathrm{\μ}}_n{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_{K1\left[i\right]}{V}_{\mathrm{DD}}}---\left(14\right)$

$R_{K\left[i\right]}=\frac{1}{{\mathrm{\μ}}_n{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_{K\left[i\right]}{V}_{\mathrm{DD}}}---\left(15\right)$

其中，μ_n为电子的迁移率，C_ox为单位面积的栅氧化层电容，

为MDAC采样开关Sm的宽长比，为MDAC输入开关S[i]的宽长比，

为比较器输入开关K1[i]的宽长比，为比较器采样开关K[i]的宽长比，V_DD为电源电压。

由式（9）～（15）可得

$\frac{C1}{C2\left[i\right]}=\frac{\frac{1}{{\left(\frac{W}{L}\right)}_{K1\left[i\right]}}+\frac{1}{2\·{\left(\frac{W}{L}\right)}_{K\left[i\right]}}}{\frac{1}{2n}\frac{1}{{\left(\frac{W}{L}\right)}_{S\left[i\right]}}+\frac{1}{2\·{\left(\frac{W}{L}\right)}_{S_m}}}---\left(16\right)$

因此，只要在设计时满足（17）和（18），就能满足式（16），也就实现了MDAC采样网络和比较器阵列的精确匹配：

$\frac{C1\left[i\right]}{C2\left[i\right]}=\frac{{\left(\frac{W}{L}\right)}_{S\left[i\right]}}{{\left(\frac{W}{L}\right)}_{K1\left[i\right]}}---\left(17\right)$

$\frac{C1}{C2\left[i\right]}=\frac{{\left(\frac{W}{L}\right)}_{S_m}}{{\left(\frac{W}{L}\right)}_{K\left[i\right]}}---\left(18\right)$

时间常数的失配将导致MDAC采样网络和比较器阵列采到不同的输入信号，这两个信号的差值可以等效为比较器失调误差：

V_{e_offset}＝2πf_in(τ_MDAC-τ_Comp)      (19)

其中，f_in为输入信号频率。

放大相期间，运算放大器A的反馈系数为：

综上所述，首先，对比（8）式和（17）、（18）式可知，本发明的MDAC采样网络和比较器阵列时间常数的匹配性与器件尺寸的绝对值、工艺常数、电源电压、流经器件的电流等因素无关，仅与器件宽长比的比值有关；只要MDAC输入开关与比较器输入开关宽长比之比与MDAC采样电容和比较器采样电容之比相等，同时MDAC采样开关与比较器采样开关宽长比之比与MDAC采样电容和比较器采样电容之比相等，就能实现MDAC采样网络和比较器阵列的精确匹配。由式（19）可知，在等效比较器失调误差一定的情况下，时间常数的失配(τ_MDAC-τ_Comp)越小，采样网络能够容忍的输入信号频率f_in越高，因此，MDAC采样网络和比较器阵列的精确匹配将大幅提高采样前端电路的输入带宽。

其次，对比式（8）和式（20）可知，本发明采样前端中运算放大器的反馈系数为传统采样前端的两倍以上，因此，在相同的建立时间下，需要的运算放大器带宽仅为传统的无采保采样前端运算放大器带宽的50%以下，运算放大器设计难度降低，功耗节省50%以上。

第三，本发明的采样前端，利用占空比可调的时钟稳定电路DCS来生成时钟信号包括采样相时钟信号Φ1、比较放大相时钟信号Φ2、采样相时钟提前关断信号Φ1p和放大相时钟信号Φ3；可根据电路需要调整采样相Φ1、比较相T_Comp、放大相时钟信号Φ3时间，适当缩短采样相时间，增加放大相时间，从而达到提高采样率的目的。

另外，为提高采样的线性度，本发明的MDAC输入开关S[1:2n]和比较器输入开关K1[1:2n]均采用boost开关。

以上所述仅为本发明的优选实施例，并不用于限制本发明，显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (13)

1.一种高速采样前端电路，其特征在于：包括MDAC采样网络、比较器阵列、运算放大器、输出短接开关、时钟稳定电路、基准电压产生电路、状态控制模块和反馈控制模块；

所述MDAC采样网络，用于采集输入信号；

所述比较器阵列，用于采集输入信号并将输入信号与阈值电压进行比较并产生比较结果信号，所述比较结果信号与时钟稳定电路产生的时钟信号通过状态控制模块来控制MDAC采样网络的工作状态；

所述状态控制模块与MDAC采样网络连接，用于控制MDAC采样网络的工作状态；

所述反馈控制模块一端连接在运算放大器的输出端，另一端与MDAC采样网络连接；

所述运算放大器，用于当时钟稳定电路处于时钟放大相时使运算放大器的两个输入端的电压相等；

所述输出短接开关，用于当时钟稳定电路处于时钟采样相时实现运算放大器的输出端接地；

所述时钟稳定电路，用于产生占空比可调的时钟信号，并使用时钟信号来控制MDAC采样网络、比较器阵列、输出短接开关、状态控制模块和反馈控制模块的工作状态；

所述基准电压产生电路，用于产生一组基准电压供比较器阵列使用。

2.根据权利要求1所述的高速采样前端电路，其特征在于：所述MDAC采样网络包括第一支路组、第二支路组、第三支路组和MDAC采样开关；

所述第一支路组包括由k个第一MDAC输入开关和k个第一MDAC输入端电容，所述k个第一MDAC输入开关并联后通过导线net[1]与k个并联的第一MDAC输入端电容连接；

所述第二支路组包括n-k+1个第二MDAC输入开关和n-k+1个第二MDAC输入端电容，所述n-k+1个第二MDAC输入开关并联后通过导线net[2]与n-k+1个并联的第二MDAC输入端电容连接；

所述第三支路组包括由n-1个相互并联的第三MDAC输入端支路，所述每条第三MDAC输入端支路包括第三MDAC输入开关和第三MDAC输入端电容；所述每条第三MDAC输入端支路中的第三MDAC输入开关和第三MDAC输入端电容通过导线net[(n+2):2n]串联，所述每条第三MDAC输入端支路并联；

所述第一支路组、第二支路组与所述第三支路组并联后一端连接输入信号，另一端与运算放大器的负向输入端连接；

所述MDAC采样开关Sm一端与运算放大器的负向输入端连接，另一端运算放大器的正向输入端连接，所述运算放大器的正向输入端与地连接；

其中，k表示第一MDAC输入端电容的个数；n表示第一、二和三MDAC输入开关个数总和的一半，且2n=k.2^x，k=2^m，x,m=1,2,3,…。

3.根据权利要求2所述的高速采样前端电路，其特征在于：所述反馈控制模块为相互并联的反馈控制开关构成的开关组，所述开关组中的每一个反馈控制开关一端连接在运算放大器的输出端，另一端连接在MDAC采样网络中第一支路组中的第一MDAC输入开关和第一MDAC输入端电容之间的导线上。

4.根据权利要求1所述的高速采样前端电路，其特征在于：所述比较器阵列包括(n-1)个相互并联的比较器，所述每个比较器包括比较器采样网络、比较单元和比较器采样开关，所述比较器采样网络包括比较器信号输入开关、阈值输入开关和比较器采样电容；

所述比较器信号输入开关一端与输入信号端连接，所述阈值输入开关一端与基准电压产生电路连接，所述比较器信号输入开关和阈值输入开关的另一端相互连接后与比较器采样电容连接，所述比较器采样电容再与比较单元的正向端连接，所述比较单元的正、负向端之间与比较器采样开关连接，所述比较单元的输出端与状态控制模块连接。

5.根据权利要求2所述的高速采样前端电路，其特征在于：所述状态控制模块包括第二支路组控制开关和第三支路组控制开关；

所述第二支路组控制开关一端连接于第二支路组中的第二MDAC输入开关和第二MDAC输入端电容之间的导线net[2]上，另一端与地连接；

所述第三支路组控制开关包括n-1个转换开关，所述每个转换开关的一端连接于第三支路组中的各个分支路中的第三MDAC输入开关和第三MDAC输入端电容之间，另一端分别与地或基准电压产生电路连接。

6.根据权利要求1所述的高速采样前端电路，其特征在于：所述时钟稳定电路DCS为所述占空比可调的时钟稳定电路DCS，所述占空比可调的时钟稳定电路产生的时钟信号包括采样相时钟信号Φ1、比较放大相时钟信号Φ2、采样相时钟提前关断信号Φ1p和放大相时钟信号Φ3，所述比较放大相时钟信号Φ2包括比较器比较时间T_Comp和放大相使用时间；所述采样相时钟信号Φ1、比较放大相时钟信号Φ2为两相非交叠时钟信号。

7.根据权利要求6所述的高速采样前端电路，其特征在于：所述时钟稳定电路在放大相时钟信号Φ3期间，利用(n-1)个第三MDAC输入端电容进行DAC运算，利用第一MDAC输入端电容作为反馈电容。

8.根据权利要求2所述的高速采样前端电路，其特征在于：所述运算放大器的反馈系数为k/2n。

9.根据权利要求1所述的高速采样前端电路，其特征在于：所述MDAC采样网络和比较器阵列中满足以下关系：所述MDAC采样网络中的MDAC输入开关与比较器阵列中的比较器输入开关宽长比之比与MDAC采样电容和比较器采样电容之比相等，且MDAC采样开关与比较器采样开关宽长比之比与MDAC采样总电容和比较器采样电容之比相等；

所述MDAC输入开关为第一MDAC输入开关、第二MDAC输入开关或第三MDAC输入开关中的任意一个；

所述比较器输入开关为比较器中任一个比较器采样网络中的比较器信号输入开关；

所述MDAC采样电容为第一MDAC输入端电容、第二MDAC输入端电容或第三MDAC输入端电容中任意一个；

所述比较器采样电容为比较器中任一个比较器采样网络中的比较器采样电容；

所述比较器采样开关为比较器中任一个比较器采样开关；

所述MDAC采样总电容为第一MDAC输入端电容、第二MDAC输入端电容和第三MDAC输入端电容的总和。

10.根据权利要求2所述的高速采样前端电路，其特征在于：所述整个采样前端电路的增益为2n/k。

11.根据权利要求2所述的高速采样前端电路，其特征在于：所述MDAC采样网络中的第一MDAC输入开关、第二MDAC输入开关和第三MDAC输入开关为同型开关，所述比较器阵列中的每一个比较器中的比较器输入开关为同型开关。

12.根据权利要求2所述的高速采样前端电路，其特征在于：所述MDAC采样网络中的第一MDAC输入开关、第二MDAC输入开关、第三MDAC输入开关均为nMOS型boost开关，所述比较器阵列中的每一个比较器中的比较器输入开关均为nMOS型boost开关。

13.根据权利要求1至12任一项所述的高速采样前端电路，其特征在于：所述MDAC采样网络和比较器阵列中每个比较器中的比较器采样网络均采用单端或差分形式连接。

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