JP2010087837A - A/d変換器 - Google Patents
A/d変換器 Download PDFInfo
- Publication number
- JP2010087837A JP2010087837A JP2008254614A JP2008254614A JP2010087837A JP 2010087837 A JP2010087837 A JP 2010087837A JP 2008254614 A JP2008254614 A JP 2008254614A JP 2008254614 A JP2008254614 A JP 2008254614A JP 2010087837 A JP2010087837 A JP 2010087837A
- Authority
- JP
- Japan
- Prior art keywords
- operational amplifier
- current
- comparison
- converter
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/002—Provisions or arrangements for saving power, e.g. by allowing a sleep mode, using lower supply voltage for downstream stages, using multiple clock domains or by selectively turning on stages when needed
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/40—Analogue value compared with reference values sequentially only, e.g. successive approximation type recirculation type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/44—Sequential comparisons in series-connected stages with change in value of analogue signal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
【課題】構成要素である演算増幅器の電流最適化を図り、当該A/D変換器全体としての消費電力の低減が可能なA/D変換器を提供すること。
【解決手段】演算増幅器1は本発明に係るA/D変換器の構成要素である1以上の演算増幅器の中の一つである。比較回路2は演算増幅器1の入力される固定電圧(VCALN,VCALN)に対する出力電圧(VOUTP,VOUTN)と基準電圧VREFとを比較する。制御信号生成回路3は比較回路2の比較結果が、VOUT>VREFの場合は「電流を小さくする」制御信号を生成し、VOUT>VREFの場合は「電流を小さくする」制御信号を生成し、VOUT<VREFの場合は「電流をそのままとする」制御信号を生成する。電流制御回路4は入力する制御信号に従って演算増幅器1の電流を制御する。
【選択図】 図1
【解決手段】演算増幅器1は本発明に係るA/D変換器の構成要素である1以上の演算増幅器の中の一つである。比較回路2は演算増幅器1の入力される固定電圧(VCALN,VCALN)に対する出力電圧(VOUTP,VOUTN)と基準電圧VREFとを比較する。制御信号生成回路3は比較回路2の比較結果が、VOUT>VREFの場合は「電流を小さくする」制御信号を生成し、VOUT>VREFの場合は「電流を小さくする」制御信号を生成し、VOUT<VREFの場合は「電流をそのままとする」制御信号を生成する。電流制御回路4は入力する制御信号に従って演算増幅器1の電流を制御する。
【選択図】 図1
Description
本発明は、A/D変換器に関するものである。
A/D変換器は、実際に搭載される電子機器で要求される仕様に合わせて設計される。その際、要求される仕様が複数ある場合は、その中で最も厳しい特性に合わせて設計されているのが一般的である。
一般に、A/D変換器では、要求される特性が厳しくなるに従い、A/D変換器の構成要素である演算増幅器は多くの電流を必要とする。したがって、A/D変換器が2以上の仕様で使われる場合においては、厳しくない方の仕様での使用時に必要以上の電流が演算増幅器に供給されることになり、A/D変換器では、無駄な電力消費を生じていた。
具体例を示すと、低速動作と高速動作とを切り換えるA/D変換器では、低速動作時に必要以上の電流を演算増幅器に流していた。この問題を解決するため、例えば、特許文献1では、低速動作時には演算増幅器に供給する電流を少なくすることが提案されている。しかし、この特許文献1では、具体的にどのような方法で、供給する電流を少なくするかは示されていない。
また、A/D変換器の設計では、使用する演算増幅器の特性バラツキや、電源電圧の変動、環境温度の変化などを考慮して、ワースト条件におけるマージンを設定している。しかし、例えば、使用する演算増幅器の特性バラツキが、回路特性的に緩い方に存在する場合もある。その場合に、必要以上の電流が演算増幅器に流れるので、上記と同様に、A/D変換器では、無駄な電力消費を生じているという問題もあった。
本発明は、上記に鑑みてなされたものであり、構成要素である演算増幅器の電流最適化を図り、当該A/D変換器全体としての消費電力の低減が可能なA/D変換器を提供することを目的とする。
本願発明の一態様によれば、1以上の演算増幅器を構成要素とするA/D変換器において、当該A/D変換器の実動作前に起動され、前記1以上の演算増幅器の少なくとも1つの演算増幅器の電流を、該演算増幅器のセトリング特性に基づき制御する電流制御手段を備えたことを特徴とする。
本発明によれば、構成要素である演算増幅器の電流最適化が図れるので、当該A/D変換器全体としての消費電力の低減が可能になるという効果を奏する。
以下に添付図面を参照して、本発明に係るA/D変換器の最良な実施の形態を詳細に説明する。
(第1の実施の形態)
図1は、本発明の第1の実施の形態として、本発明に係るA/D変換器に組み込む電流制御手段の構成例を示すブロック図である。図2は、図1に示す電流制御手段の動作を説明する図である。
図1は、本発明の第1の実施の形態として、本発明に係るA/D変換器に組み込む電流制御手段の構成例を示すブロック図である。図2は、図1に示す電流制御手段の動作を説明する図である。
図1において、演算増幅器1は、本発明に係るA/D変換器の構成要素である1以上の演算増幅器の中の一つである。この演算増幅器1は、本実施の形態では、差動入出力構成のものを示すが、シングル構成のものであってもよい。
本第1の実施の形態による電流制御手段は、比較回路(CMP)2と、制御信号生成回路3と、電流制御回路4と、比較タイミング信号生成回路5と、キャリブレーション制御回路6とを備えている。本第1の実施の形態による電流制御手段は、この構成によって、当該A/D変換器が実動作を行う前の所定期間において、演算増幅器1内の電流源の電流を制御するキャリブレーションを実施する。
演算増幅器1の反転入力端子(−),非反転入力端子(+)には、実動作時では前段回路の出力が入力され、キャリブレーション時ではキャリブレーション制御回路6から固定電圧であるキャリブレーション電圧VCALN,VCALPが入力される。
キャリブレーション制御回路6は、キャリブレーションを実施する際に、演算増幅器1の反転入力端子(−),非反転入力端子(+)に、固定電圧であるキャリブレーション電圧VCALN,VCALPを、或る繰り返し回数で出力するたびに、比較タイミング信号生成回路5に動作開始の指示を与える。
演算増幅器1の出力電圧VOUTP,VOUTN(以降、単に「出力電圧VOUT」と表記する。)は、比較回路2に入力され、また、後段に配置される図示しない演算増幅器などに入力される。比較回路2には、更に、キャリブレーション制御回路6から基準電圧VREFが入力され、また、比較タイミング信号生成回路5から比較タイミング信号が入力される。
差動入出力構成の演算増幅器1に固定電圧を入力したときの出力電圧VOUTは、演算増幅器1に流す電流に依存した速さの立ち上がり(立ち下がり)特性でもって上昇(下降)して飽和に至る特性を示す。このような出力電圧VOUTの挙動は、セトリング特性として知られている。本発明は、このセトリング特性における出力飽和を利用して演算増幅器1に流す電流の制御を行う。
すなわち、比較回路2に与える基準電圧VREFを、演算増幅器1のセトリング特性における出力飽和時電圧の近傍に定める。また、比較タイミング信号生成回路5は、キャリブレーション制御回路6から動作開始の指示が入力するたびに、その入力時から、演算増幅器1の出力が飽和を開始するタイミングの近傍までの経過時に、比較回路2に与える比較タイミング信号を発生するように構成されている。
図2を参照して、具体的に説明する。図2では、説明の便宜から、出力電圧VOUTの立ち上がり時でのセトリング特性のみが示されている。図2に示す特性(1)(2)は、それぞれ、実際に固定電圧を演算増幅器1に入力した場合に、比較回路2に入力されるキャリブレーション前のセトリング特性である。但し、特性(2)は、キャリブレーション後のセトリング特性となる場合もある。
図2に示す時間THSは、演算増幅器1に固定電圧を入力したときから出力飽和を開始するタイミング近傍までの時間である。比較タイミング信号生成回路5は、この時間THSの経過時に、比較回路2が比較動作を行うように、比較タイミング信号を発生する。
なお、当該A/D変換器がパイプライン型やサイクリック型がある場合は、比較回路2を、パイプライン型やサイクリック型が有する比較回路と共用できるので、図2では、パイプライン型やサイクリック型の比較回路での実際の動作時間THが示されている。実際の動作時間THは、出力飽和の状態が或る時間継続するまでの時間であるので、TH>THSとなっている。これによって、キャリブレーション時において、セトリング特性における出力飽和時を早めに確認でき、演算増幅器1に無駄な電流が流れないようにすることができる。
さて、動作について説明する。特性(1)は、演算増幅器1の電流値が大きいので、出力電圧VOUTは早い立ち上がりで上昇し、時間THSの経過時タイミングでは出力飽和を示している。特性(1)の出力飽和時電圧は、基準電圧VREFを超えている。特性(2)は、演算増幅器1の電流値が小さいので、出力電圧VOUTは特性(1)よりも遅い立ち上がりで上昇し、時間THSの経過時タイミングでは出力飽和を示しておらず、その電圧レベルは基準電圧VREFに到達しないレベルである。
比較回路2は、比較タイミング信号生成回路5からの比較タイミング信号の入力時に、演算増幅器1の出力電圧VOUTと、基準電圧VREFとの比較動作を行い、その比較結果を制御信号生成回路3に出力する。今の例では、比較回路2の比較結果が示す出力電圧VOUTと基準電圧VREFとの大小関係は、「VOUT>VREF」であるか(特性(1))、「VOUT<VREF」であるか(特性(2))のいずれかである。
制御信号生成回路3は、比較回路2からの比較結果に基づき、演算増幅器1の電流をどのように制御するかを指示する制御信号を電流制御回路4に出力する。今の例では、比較結果が、「VOUT>VREF」である場合は「電流を小さくする」制御信号を生成し、「VOUT<VREF」である場合は「電流をそのままとする」制御信号を生成する。
電流制御回路4は、制御信号生成回路3からの制御信号が「電流を小さくする」である場合は、演算増幅器1の電流値を所定値だけ小さくする制御を行う。また、電流制御回路4は、制御信号生成回路3からの制御信号が「電流をそのままとする」である場合は、演算増幅器1の電流値を現在値に維持する制御を行う。
キャリブレーション制御回路6は、比較回路2での比較結果を監視し、最初の比較結果が、「VOUT>VREF」である場合(演算増幅器1のセトリング特性が図2に示す特性(1)である場合)は、演算増幅器1のセトリング特性が図2に示す特性(2)となるまで(比較結果が「VOUT<VREF」となるまで)、電流値を所定値だけ小さくしていく上記したキャリブレーションを繰り返すように各部を制御する。そして、演算増幅器1のセトリング特性が図2に示す特性(2)となり、比較結果が「VOUT<VREF」となると、キャリブレーションを終了する。
一方、キャリブレーション制御回路6は、比較回路2での比較結果を監視し、最初の比較結果が、「VOUT<VREF」である場合(演算増幅器1のセトリング特性が図2に示す特性(2)である場合)は、原則としてキャリブレーションを終了する。
以上のように、本第1の実施の形態によれば、演算増幅器のセトリング特性における飽和電圧が基準値を超える場合は電流を小さくして、演算増幅器の出力電圧レベルを基準値に近づけるキャリブレーションを実施するので、演算増幅器1のセトリング特性を設計値に近づけた最良な状態にすることができる。
したがって、A/D変換器の実動作時において、演算増幅器1に必要以上の電流を供給しないようにすることができ、A/D変換器の低消費電力化が図れる。そして、A/D変換器では、以上のようなキャリブレーションを自動的に実施するように構成できるので、電流最適化を自動的に行える。このとき、以上のようなキャリブレーションは、A/D変換器の実動作前に実施して終了することができるようにキャリブレーション時間を定めることができるので、A/D変換器の実動作に悪影響を与えることはない。
(第2の実施の形態)
図3は、本発明の第2の実施の形態として、本発明に係るA/D変換器に組み込む電流制御手段の構成例を示すブロック図である。なお、図3では、図1(第1の実施の形態)で示した構成要素のうち同一ないしは同等である要素には、同一の符号を付してある。ここでは、本第2の実施の形態に関わる部分を中心に説明する。
図3は、本発明の第2の実施の形態として、本発明に係るA/D変換器に組み込む電流制御手段の構成例を示すブロック図である。なお、図3では、図1(第1の実施の形態)で示した構成要素のうち同一ないしは同等である要素には、同一の符号を付してある。ここでは、本第2の実施の形態に関わる部分を中心に説明する。
図3に示すように、本第2の実施の形態による電流制御手段は、図1(第1の実施の形態)に示した構成において、比較回路(CMP)7が追加され、符号を変えた制御信号生成回路8と電流制御回路9とが設けられている。
追加した比較回路7には、比較回路2と同様に、演算増幅器1の出力電圧VOUTが入力される。比較回路2への基準電圧は、図1と同じVREFであるが、図3ではVREF1とし、比較回路7への基準電圧は、VREF2としてある。両者の大小関係は、VREF1>VREF2である。また、比較回路7には、比較回路2と同様に、比較タイミング信号生成回路5から、同一の比較タイミング信号が入力される。
次に、図4を参照して、動作について説明する。なお、図4は、図3に示す電流制御手段の動作を説明する図である。図4では、図2と同様に、出力電圧VOUTの立ち上がり時でのセトリング特性のみが示されている。図4に示す特性(5)(6)(7)は、それぞれ、実際に固定電圧を演算増幅器1に入力した場合に、比較回路2,7に入力されるキャリブレーション前のセトリング特性である。但し、特性(6)は、キャリブレーション後のセトリング特性となる場合もある。時間THSと実際の動作時間THは、図2にて説明したのと同内容である。
特性(5)は、演算増幅器1の電流値が大きいので、出力電圧VOUTは早い立ち上がりで上昇し、時間THSの経過時タイミングでは出力飽和を示している。特性(5)の出力飽和時電圧は、基準電圧VREF1を超えている。特性(6)は、演算増幅器1の電流値が小さいので、出力電圧VOUTは特性(5)よりも遅い立ち上がりで上昇し、時間THSの経過時タイミングでは出力飽和を示しておらず、その電圧レベルは基準電圧VREF1と基準電圧VREF2との間におけるレベルである。特性(7)は、演算増幅器1の電流値がさらに小さいので、出力電圧VOUTは特性(6)よりもさらに遅い立ち上がりで上昇し、時間THSの経過時タイミングでの電圧レベルは基準電圧VREF2に到達しないレベルである。
比較回路2,7は、比較タイミング信号生成回路5からの比較タイミング信号の入力時に、演算増幅器1の出力電圧VOUTと、基準電圧VREF1,VREF2との比較動作を行い、それぞれの比較結果を制御信号生成回路8に出力する。今の例では、比較回路2,7の比較結果が示す出力電圧VOUTと基準電圧VREF1,VREF2との大小関係は、「VOUT>VREF1」であるか(特性(5))、「VREF1>VOUT>VREF2」であるか(特性(6))、「VOUT<VREF2」であるか(特性(7))のいずれかである。
制御信号生成回路8は、比較回路2,7からの比較結果に基づき、演算増幅器1の電流をどのように制御するかを指示する制御信号を電流制御回路9に出力する。今の例では、比較結果が、「VOUT>VREF1」である場合は「電流を小さくする」制御信号を生成し、「VREF1>VOUT>VREF2」である場合は「電流をそのままとする」制御信号を生成し、「VOUT<VREF2」である場合は「電流を大きくする」制御信号を生成する。
電流制御回路9は、制御信号生成回路8からの制御信号が「電流を小さくする」である場合は、演算増幅器1の電流値を所定値だけ小さくする制御を行う。また、電流制御回路9は、制御信号生成回路8からの制御信号が「電流をそのままとする」である場合は、演算増幅器1の電流値を現在値に維持する制御を行う。また、電流制御回路9は、制御信号生成回路8からの制御信号が「電流を大きくする」である場合は、演算増幅器1の電流値を所定値だけ大きくする制御を行う。
キャリブレーション制御回路6は、比較回路2,7での比較結果を監視し、最初の比較結果が、「VOUT>VREF1」である場合(演算増幅器1のセトリング特性が図4に示す特性(5)である場合)は、演算増幅器1のセトリング特性が図4に示す特性(6)となるまで(比較結果が「VREF1>VOUT>VREF2」となるまで)、電流値を所定値だけ小さくしていく上記したキャリブレーションを繰り返すように各部を制御する。そして、演算増幅器1のセトリング特性が図4に示す特性(6)となり、比較結果が「VREF1>VOUT>VREF2」となると、キャリブレーションを終了する。
また、キャリブレーション制御回路6は、比較回路2,7での比較結果を監視し、最初の比較結果が、「VOUT<VREF2」である場合(演算増幅器1のセトリング特性が図4に示す特性(7)である場合)は、演算増幅器1のセトリング特性が図4に示す特性(6)となるまで(比較結果が「VREF1>VOUT>VREF2」となるまで)、電流値を所定値だけ大きくしていく上記したキャリブレーションを繰り返すように各部を制御する。そして、演算増幅器1のセトリング特性が図4に示す特性(6)となり、比較結果が「VREF1>VOUT>VREF2」となると、キャリブレーションを終了する。
一方、キャリブレーション制御回路6は、比較回路2,7での比較結果を監視し、最初の比較結果が、「VREF1>VOUT>VREF2」である場合(演算増幅器1のセトリング特性が図4に示す特性(6)である場合)は、原則としてキャリブレーションを終了する。
以上のように、本第2の実施の形態によれば、第1の実施の形態でのキャリブレーションを実施するのに加えて、演算増幅器のセトリング特性における電圧レベルが基準値以下である場合は電流を大きくして、出力電圧のレベルを基準値に近づけるキャリブレーションを実施するので、第1の実施の形態よりも、演算増幅器の電流制御を一層適切に行うことができる。したがって、例えば、動作モードに応じた演算増幅器の電流制御が行える。
ここで、第1及び第2の実施の形態から理解できるように、比較回路は、3以上に増やすことができる。この場合の具体例は後述するが、比較回路が2つの場合よりも細かい電流制御が行えるようになる。
また、図1や図3に示す制御信号生成回路3,8を省略して、比較回路2,7の出力を直接電流制御回路4,9に与えるようにしても、同様にキャリブレーションを実施することができる。
また、当該A/D変換器がパイプライン型やサイクリック型である場合は、比較回路2,7及び制御信号生成回路3,8を、パイプライン型やサイクリック型が有する比較回路及びデコーダを共用することができる。そこで、以下では、以上説明した電流制御手段をパイプライン型やサイクリック型のA/D変換器に組み込んでキャリブレーションを実施する具体的な構成例を、実施の形態として説明する。なお、キャリブレーション制御回路6は、当該A/D変換器の上位装置や当該A/D変換器が実装される電子機器の制御装置などに組み込んであるので、図示してない。
(第3の実施の形態)
図5は、本発明の第3の実施の形態として、本発明に係るA/D変換器の具体的な構成例を示すブロック図である。本第3の実施の形態では、パイプライン型やサイクリック型のA/D変換器に、第2の実施の形態に示した電流制御手段を組み込む場合の構成例が示されている。
図5は、本発明の第3の実施の形態として、本発明に係るA/D変換器の具体的な構成例を示すブロック図である。本第3の実施の形態では、パイプライン型やサイクリック型のA/D変換器に、第2の実施の形態に示した電流制御手段を組み込む場合の構成例が示されている。
図5では、例えば、パイプライン型A/D変換器における入力段のサンプルホールド回路(S/H)11の構成要素である演算増幅器14を制御対象とする場合に、パイプライン動作を行う初段のステージ(#1)12が有する比較回路(CMP)17,18とデコーダ17とを、実動作時とキャリブレーション時とで共用することとし、演算増幅器14の入力側に切換スイッチ15a,15bを設けるとともに、比較タイミング信号生成回路21と電流制御回路22とを追加した構成例が示されている。
図5において、サンプルホールド回路11では、演算増幅器14の入力側に設ける切換スイッチ15a,15bは、キャリブレーション制御回路によって、当該A/D変換器の実動作時では、容量素子CN,CPが保持するサンプル値を演算増幅器14の反転入力端子(−)、非反転入力端子(−)に入力し、キャリブレーション時では、キャリブレーション電圧VCALN,VCALPを演算増幅器14の反転入力端子(−)、非反転入力端子(−)に入力するように切換制御される。
演算増幅器14の出力は、ステージ(#1)12において、比較回路17,18に入力され、またサンプルホールド回路(スイッチSW1,SWR、容量素子C1N,C2N,C1P,C2P)を介して演算増幅器20に入力される。
ステージ(#1)12が備える比較回路17,18で用いる基準電圧REF1,REF2は、図3に示した基準電圧VREF1,VREF2に対応し、大小関係は、REF1>REF2である。
基準電圧REF1,REF2は、本実施の形態では、実動作時とキャリブレーション時とで、適用場面が異なるので共用することにしている。なお、共用不適であれば、キャリブレーション時に用いる基準電圧は、パイプライン型A/D変換器が有する複数の基準電圧の中から選択すればよいし、選択できない場合は新たに設ければよい。
さて、実動作時では、サンプルホールド回路11が備える演算増幅器14から、ホールド値がステージ(#1)12に出力される。ステージ(#1)12が備える比較回路17,18は、図4に示した実際の動作時間THの経過時タイミングにて、サンプルホールド回路11からのホールド値と基準電圧REF1,REF2との比較動作を行い、比較結果(今の例では最上位ビットの論理値判定結果)をデコーダ19に出力する。デコーダ19は、その比較結果に基づき、容量素子C1N,C1Pに保持されるサンプル値に加減算処理を加える制御信号を生成して出力する。これによって、演算増幅器20から図示しない次段のステージ(#2)へ、第2ビットの論理値判定に用いるホールド値が出力される。
また、実動作前のキャリブレーション時では、サンプルホールド回路11が備える演算増幅器14は、セトリング特性を有する電圧値をステージ(#1)12に出力する。比較タイミング信号生成回路21は、図3に示した比較タイミング信号生成回路5と同様に、図4に示した時間THSの経過時タイミングで比較タイミング信号を生成し、ステージ(#1)12が備える比較回路17,18に出力する。
ステージ(#1)12が備える比較回路17,18は、比較タイミング信号生成回路21から入力される比較タイミング信号に従い、サンプルホールド回路11からのセトリング特性を有する電圧値と基準電圧REF1,REF2との比較動作を行い、比較結果をデコーダ19に出力する。デコーダ19は、図3に示した制御信号生成回路8と同様に、「電流を小さくする」「電流をそのままにする」「電流を大きくする」のいずれかを指示する制御信号を生成する。電流制御回路22は、図3に示した電流制御回路9と同様に、デコーダ19からの制御信号の指示に従ってサンプルホールド回路11が備える演算増幅器14の電流を制御する。
これによって、サンプルホールド回路11が備える演算増幅器14の電流を、実動作前に最適値に制御できるので、実動作時における当該パイプライン型A/D変換器の消費電力を低減することができる。
(第4の実施の形態)
図6は、本発明の第4の実施の形態として、本発明に係るA/D変換器の具体的な構成例を示すブロック図である。本第4の実施の形態では、パイプライン型A/D変換器のパイプライン動作を行うステージに、第2の実施の形態に示した電流制御手段を組み込む場合の構成例が示されている。
図6は、本発明の第4の実施の形態として、本発明に係るA/D変換器の具体的な構成例を示すブロック図である。本第4の実施の形態では、パイプライン型A/D変換器のパイプライン動作を行うステージに、第2の実施の形態に示した電流制御手段を組み込む場合の構成例が示されている。
図6では、例えば、パイプライン型A/D変換器における初段のステージ(#1)12の構成要素である演算増幅器20を制御対象とする場合に、次段のステージ(#2)30が有する比較回路31,32とデコーダ33とを、実動作時とキャリブレーション時とで共用することとし、演算増幅器20の入力側に切換スイッチ20a,20bを設けるとともに、比較タイミング信号生成回路35と電流制御回路36とを追加した構成例が示されている。
図6において、ステージ(#1)12では、演算増幅器20の入力側に設ける切換スイッチ20a,20bは、キャリブレーション制御回路によって、当該A/D変換器の実動作時では、容量素子C1N,C2N,C1P,C2Pが保持するサンプル値を演算増幅器20の反転入力端子(−)、非反転入力端子(−)に入力し、キャリブレーション時では、キャリブレーション電圧VCALN,VCALPを演算増幅器20の反転入力端子(−)、非反転入力端子(−)に入力するように切換制御される。
演算増幅器20の出力は、ステージ(#2)30において、比較回路31,32に入力され、またサンプルホールド回路(スイッチSW1,SWR、容量素子C3N,C4N,C3P,C4P)を介して演算増幅器34に入力される。
ステージ(#2)30が備える比較回路31,32で用いる基準電圧REF1,REF2は、ステージ(#1)12が備える比較回路17,18で用いるのと同じであり、第3の実施の形態と同様に、実動作時とキャリブレーション時とで、共用するとしている。
さて、実動作時では、ステージ(#1)12が備える較回路17,18は、図4に示した実際の動作時間THの経過時タイミングにて、サンプルホールド回路11からのホールド値と基準電圧REF1,REF2との比較動作を行い、比較結果(今の例では最上位ビットの論理値判定結果)をデコーダ19に出力する。デコーダ19は、その比較結果に基づき、容量素子C1N,C1Pに保持されるサンプル値に加減算処理を加える制御信号を生成して出力する。これによって、演算増幅器20から次段のステージ(#2)30へ、第2ビットの論理値判定に用いるホールド値が出力される。
ステージ(#2)30では、比較回路31,32が、図4に示した実際の動作時間THの経過時タイミングにて、ステージ(#1)12からのホールド値と基準電圧REF1,REF2との比較動作を行い、比較結果(今の例では第2ビットの論理値判定結果)をデコーダ33に出力する。デコーダ33は、その比較結果に基づき、容量素子C3N,C3Pに保持されるサンプル値に加減算処理を加える制御信号を生成して出力する。これによって、演算増幅器34から図示しない次段のステージ(#3)へ、第3ビットの論理値判定に用いるホールド値が出力される。
また、実動作前のキャリブレーション時では、ステージ(#1)12が備える演算増幅器20は、セトリング特性を有する電圧値をステージ(#2)30に出力する。比較タイミング信号生成回路35は、図3に示した比較タイミング信号生成回路5と同様に、図4に示した時間THSの経過時タイミングで比較タイミング信号を生成し、ステージ(#2)30が備える比較回路31,32に出力する。
ステージ(#2)30が備える比較回路31,32は、比較タイミング信号生成回路35から入力される比較タイミング信号に従い、ステージ(#1)12からのセトリング特性を有する電圧値と基準電圧REF1,REF2との比較動作を行い、比較結果をデコーダ33に出力する。デコーダ33は、図3に示した制御信号生成回路8と同様に、「電流を小さくする」「電流はそのままにする」「電流を大きくする」のいずれかを指示する制御信号を生成する。電流制御回路36は、図3に示した電流制御回路9と同様に、デコーダ33からの制御信号の指示に従ってステージ(#1)12が備える演算増幅器20の電流を制御する。
これによって、ステージ(#1)12が備える演算増幅器20の電流を、実動作前に最適値に制御できるので、実動作時における当該パイプライン型A/D変換器の消費電力を低減することができる。
(第5の実施の形態)
図7は、本発明の第5の実施の形態として、本発明に係るA/D変換器の具体的な構成例を示すブロック図である。本第5の実施の形態では、パイプライン型やサイクリック型のA/D変換器に組み込む電流制御手段の比較回路を3つとする場合の構成例が示されている。
図7は、本発明の第5の実施の形態として、本発明に係るA/D変換器の具体的な構成例を示すブロック図である。本第5の実施の形態では、パイプライン型やサイクリック型のA/D変換器に組み込む電流制御手段の比較回路を3つとする場合の構成例が示されている。
図7では、例えば、図6(第4の実施の形態)に示した構成において、比較回路(CMP)37とデコーダ38とを追加した構成例が示されている。なお、図6に示した電流制御回路36は、図7では制御内容が異なるので、電流制御回路39としてある。
図7において、ステージ(#2)30では、比較回路31,32は、実動作時とキャリブレーション時とで共用であるが、デコーダ33は、実動作時のみで動作する。追加した比較回路37とデコーダ38は、キャリブレーション時のみで動作する。
追加した比較回路37には、比較回路31,32と同様に、ステージ(#1)12の出力が入力され、また、比較タイミング信号生成回路35から比較タイミング信号が入力される。また、比較回路37には、第3の基準電圧REF3が入力される。大小関係は、REF1>REF2>REF3である。
デコーダ38は、キャリブレーション時に、比較回路31,32,37から入力される比較結果に基づき、電流制御回路39に対し、演算増幅器20の電流をどのように制御するかを指示する制御信号を出力する。
比較回路31,32,37が出力する比較結果が示す演算増幅器20の出力電圧VOUTと、基準電圧REF1,REF2,REF3との大小関係は、「VOUT>REF1」「REF1>VOUT>REF2」「REF2>VOUT>REF3」「VOUT<REF3」のいずれかである。
そこで、デコーダ38は、比較結果が、「VOUT>REF1」である場合は「電流を小さくする」制御信号を生成し、「REF1>VOUT>REF2」である場合は「電流をそのままにする」制御信号を生成し、「REF2>VOUT>REF3」である場合は「電流を大きくする」制御信号を生成し、「VOUT<REF3」である場合は「電流をさらに大きくする」制御信号を生成する。
電流制御回路39は、入力する制御信号が、「電流を小さくする」「電流をそのままにする」「電流を大きくする」である場合は、図3に示した電流制御回路9と同様の制御を行うが、入力する制御信号が、「電流をさらに大きくする」である場合は、「電流を大きくする」の場合に用いる所定値の例えば2倍だけ、演算増幅器20の電流を増加させる制御を行う。
第2の実施の形態にて説明したのと同様、キャリブレーションは、比較結果が、「電流をそのままにする」を示す「REF1>VOUT>REF2」となるまで繰り返される。
この場合、時間THSが同じであれば、3つの基準電圧を用いる場合は、2つの基準電圧を用いる場合よりも細かい電流制御が行えるので、キャリブレーション時間を短くすることが可能になる。また、時間THSと基準電圧とに必要とされる精度を緩和することも可能になる。
1 A/D変換器の構成要素である演算増幅器
2,7 比較回路(CMP)
3,8 制御信号生成回路
4,9 電流制御回路
5 比較タイミング生成回路
6 キャリブレーション制御回路
11 サンプルホールド回路(S/H)
12 ステージ(#1)
14,20,34 演算増幅器
15a,15b,20a,20b 切換スイッチ
17,18,31,32,37 比較回路(CMP)
19,33,38 デコーダ
21,35 比較タイミング生成回路
22,36,39 電流制御回路
30 ステージ(#2)
2,7 比較回路(CMP)
3,8 制御信号生成回路
4,9 電流制御回路
5 比較タイミング生成回路
6 キャリブレーション制御回路
11 サンプルホールド回路(S/H)
12 ステージ(#1)
14,20,34 演算増幅器
15a,15b,20a,20b 切換スイッチ
17,18,31,32,37 比較回路(CMP)
19,33,38 デコーダ
21,35 比較タイミング生成回路
22,36,39 電流制御回路
30 ステージ(#2)
Claims (5)
- 1以上の演算増幅器を構成要素とするA/D変換器において、
当該A/D変換器の実動作前に起動され、前記1以上の演算増幅器の少なくとも1つの演算増幅器の電流を、該演算増幅器のセトリング特性に基づき制御する電流制御手段
を備えたことを特徴とするA/D変換器。 - 前記電流制御手段は、
前記演算増幅器に固定電圧を入力し、そのときの出力電圧と1以上の基準値との比較結果を監視し、前記比較結果に基づいて行う前記演算増幅器の電流制御動作を、前記演算増幅器の出力電圧が前記1以上の基準値の中の所定基準値に近づくように1以上の回数繰り返えさせるキャリブレーション制御回路
を備えることを特徴とする請求項1に記載のA/D変換器。 - 前記電流制御手段は、
固定電圧が入力されたときの前記演算増幅器の出力電圧と1以上の基準値とを比較する1以上の比較回路と、
前記1以上の比較回路の比較結果に基づき、前記演算増幅器の電流を制御する電流制御回路と
を備えることを特徴とする請求項1に記載のA/D変換器。 - 前記電流制御手段は、
固定電圧が入力されたときの前記演算増幅器の出力電圧と1以上の基準値とを比較する1以上の比較回路と、
前記1以上の比較回路の比較結果に基づき、前記演算増幅器の電流を制御する内容を指示する制御信号を生成する制御信号生成回路と、
前記制御信号の指示に従って前記演算増幅器の電流を制御する電流制御回路と
を備えることを特徴とする請求項1に記載のA/D変換器。 - 前記電流制御手段は、
前記演算増幅器の出力電圧が飽和を開始するタイミングの近傍において、前記1以上の比較回路が比較動作を行うタイミングを指定する比較タイミング信号を発生する比較タイミング信号生成回路
を備えることを特徴とする請求項3または4に記載のA/D変換器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008254614A JP2010087837A (ja) | 2008-09-30 | 2008-09-30 | A/d変換器 |
US12/480,094 US7928885B2 (en) | 2008-09-30 | 2009-06-08 | A/D converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008254614A JP2010087837A (ja) | 2008-09-30 | 2008-09-30 | A/d変換器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010087837A true JP2010087837A (ja) | 2010-04-15 |
Family
ID=42056752
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008254614A Pending JP2010087837A (ja) | 2008-09-30 | 2008-09-30 | A/d変換器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7928885B2 (ja) |
JP (1) | JP2010087837A (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8436760B1 (en) * | 2009-09-25 | 2013-05-07 | Marvell International Ltd. | Low power current-voltage mixed ADC architecture |
CN103178852B (zh) | 2013-03-20 | 2016-05-11 | 中国电子科技集团公司第二十四研究所 | 一种高速采样前端电路 |
US9357150B2 (en) * | 2013-12-03 | 2016-05-31 | Capso Vision Inc. | Image sensor with integrated power conservation control |
US9722824B2 (en) * | 2015-12-30 | 2017-08-01 | Texas Instruments Incorporated | Embedded clock in communication system |
CN108990427B (zh) * | 2017-03-30 | 2023-02-21 | 深圳市汇顶科技股份有限公司 | 模数转换电路和方法 |
JP2021150806A (ja) * | 2020-03-19 | 2021-09-27 | キオクシア株式会社 | 半導体集積回路及び受信装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE60237077D1 (de) * | 2001-02-09 | 2010-09-02 | Broadcom Corp | Kapazitive faltschaltung zur verwendung in einem faltungs-interpolations-analog/digital-umsetzer |
JP2008072742A (ja) | 2002-11-28 | 2008-03-27 | Sanyo Electric Co Ltd | Ad変換装置、電子機器、および受信装置 |
JP2004194305A (ja) | 2002-11-28 | 2004-07-08 | Sanyo Electric Co Ltd | 電流制御方法、その電流制御方法を利用可能な電流供給回路、半導体回路、ad変換装置、電子機器、および受信装置 |
US6888482B1 (en) * | 2004-01-19 | 2005-05-03 | Realtek Semiconductor Corp. | Folding analog to digital converter capable of calibration and method thereof |
US6822600B1 (en) * | 2004-02-13 | 2004-11-23 | National Semiconductor Corporation | Amplifier array termination |
JP2005354627A (ja) | 2004-06-14 | 2005-12-22 | Matsushita Electric Ind Co Ltd | パイプラインa/d変換器 |
-
2008
- 2008-09-30 JP JP2008254614A patent/JP2010087837A/ja active Pending
-
2009
- 2009-06-08 US US12/480,094 patent/US7928885B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20100079202A1 (en) | 2010-04-01 |
US7928885B2 (en) | 2011-04-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4916824B2 (ja) | スイッチング電源装置およびスイッチング電源装置における制御方法 | |
JP4804156B2 (ja) | 定電圧回路 | |
JP2010087837A (ja) | A/d変換器 | |
TWI405408B (zh) | 可連續提供電源之切換控制方法及其相關裝置與電源供應系統 | |
US7688047B2 (en) | Power circuit and method of rising output voltage of power circuit | |
JP5405891B2 (ja) | 電源装置、制御回路、電源装置の制御方法 | |
KR101220795B1 (ko) | 전원 장치 및 전원 장치의 출력 전압 변경 방법 | |
JP2010152451A (ja) | ボルテージレギュレータ | |
JP5137023B2 (ja) | 電子回路電源装置および電子回路 | |
US8046622B2 (en) | Dynamically scaling apparatus for a system on chip power voltage | |
JP2007334400A (ja) | 電源電圧制御回路および半導体集積回路 | |
JP2012129973A (ja) | 負荷駆動装置 | |
JP4619866B2 (ja) | 定電圧電源回路及び定電圧電源回路の動作制御方法 | |
JP2008294208A (ja) | 半導体集積回路 | |
JP5676340B2 (ja) | ボルテージレギュレータ | |
JP6024408B2 (ja) | 電源回路 | |
US20070097587A1 (en) | Inductive load drive device and drive method | |
JP2010088216A (ja) | Dc−dcコンバータ | |
JP2008067323A (ja) | 突入電流制御装置および突入電流制御方法 | |
JP2007336744A (ja) | 電源回路および電源供給装置 | |
JP4735033B2 (ja) | 制御回路及びその制御方法 | |
JP2009094584A (ja) | 三角波発生回路 | |
JP2009188451A (ja) | ヒステリシスコンパレータ回路 | |
JP2000209847A (ja) | 半導体集積回路 | |
JP2023019019A (ja) | 電子回路 |