CN103125073A - 用于高数字锁相环路的非线性且并行的数字控制 - Google Patents

Abstract

一种锁相环路电路，包括：振荡器电路，具有输入和输出。相位检测器电路，连接至所述振荡器电路的所述输出，并且具有其输出。数字环路滤波器电路，连接至所述相位检测器电路的所述输出，并且具有其输出。所述数字环路滤波器电路的所述输出通过求和电路耦合至所述振荡器电路的所述输入。与所述数字环路滤波器电路的所述输出相关联的值被基于与所述相位检测器电路的所述输出相关联的值而并行地更新。所述数字环路滤波器电路的一个输出具有高通传递函数。

Description

用于高数字锁相环路的非线性且并行的数字控制

优先权信息

本发明要求2011年8月26日提交的序列号为No.13/219065的美国实用新型申请的优先权，所述美国实用新型申请根据35U.S.C.§119(e)要求2010年8月30日提交的序列号为No.61/378089的美国临时专利申请的优先权，上述两申请均通过参考整体地并入本文中。

背景技术

锁相环路是用来产生诸如时钟信号之类的输出信号的通用的半导体电路，所述输出信号的相位与诸如参考时钟之类的输入信号的相位相关。锁相环路典型地由几个块组成，所述几个块包括：相位/频率检测器10、环路滤波器20、振荡器30以及分频器40。

振荡器的频率是可调的，并且典型地由输入电压或电流控制。用在锁相环路中的频率可调振荡器的最普通的类型是频率由输入电压控制的类型，并且称作电压控制振荡器。

相位/频率检测器10比较参考时钟和本地时钟的相位，如图1所示，所述本地时钟典型地是分频器40的输出。

常规地，已经主要用“模拟”电路结构实施了相位/频率检测器10、充电泵和环路滤波器20。这些锁相环路被称作‘模拟锁相环路’。

近来，借助于不断发展的半导体技术和工艺扩缩性，已经涌现出利用广泛的数字信号处理的交替的锁相环路结构。这些‘数字锁相环路’结构功能相同，但一些子块的实施方式不同。

图3示出了基本的现有技术的数字锁相环路结构，其中模拟相位/频率检测器用数字相位/频率检测器120代替，并且充电泵和模拟环路滤波器用数字环路滤波器130和数模转换器160代替。

数字部件设计为反映（mirror）它们的模拟对应物的功能，并且锁相环路的锁定动态是类似的。

在现有技术中，核心数字环路滤波器是用模仿模拟环路滤波器的成比例的积分路径来实施的，所述成比例的积分路径在Z域中可以用以下的传递函数来表示：

$Y\left(z\right)=[\mathrm{\α}+\mathrm{\β}\frac{1}{1-z^{-1}}]X\left(z\right)$

其中α代表成比例的项，β代表积分项，X(z)代表相位/频率检测器的输出，并且Y(z)代表环路滤波器的输出。

这样的数字环路滤波器可以以离散的时间建模为：

y[n]=y[n-1]+αx[n]-αx[n-1]+βx[n]

在现有技术中，存在分离的、非线性的控制环路，所述控制环路用于粗略的（coarse）频率锁定，确定锁相环路设计参数，或者实时地调节α或β的值；然而，核心环路滤波器不包括响应于相位/频率检测器的转变而非线性地改变环路滤波器的输出的算法。

图4示出了现有技术的带有粗略/精细（fine）分段的数模转换器的数字锁相环路结构。在数字锁相环路中的挑战是实现：实现非常精确的频率步骤所要求的高的数模转换器分辨率。

常规的设备已经通过将高分辨率数模转换器划分为多个分辨率降低的数模转换器分段而实现了高的数模转换器分辨率。

当存在两个数模转换器分段时，这些数模转换器分段可以被称作粗略数模转换器161（数模转换器A）和精细数模转换器162（数模转换器B）。

常规地，在普通的锁相环路操作期间，粗略数模转换器首先收敛，然后，精细数模转换器被更新（update）。该操作方法在本文档中被称作顺序操作。

一旦粗略数模转换器已经收敛，它不再更新，除非精细数模转换器饱和或接近饱和，在此时，粗略数模转换器被更新以防止精细数模转换器饱和。当粗略数模转换器被更新时，在粗略数模转换器与精细数模转换器之间的任意失配都可能导致频率错误，并且使锁相环路的性能退化。

数字和模拟锁相环路两者面对的另外的挑战是锁相环路的稳定时间与环路滤波器带宽之间的根本的权衡。

通常期望的是在锁定锁相环路的同时具有低的环路滤波器的带宽以降低相位噪声，但这是以退化的稳定时间（settling time）为代价的。

改善该权衡的常规的技术是在稳定的同时动态地改变环路带宽。在粗略频率锁定期间，与线性算法相比，常规的数字锁相环路使用非线性算法来减少锁相环路的稳定时间；然而，一旦完成锁定的粗略序列，常规的数字锁相环路采用线性控制环路，所述线性控制环路可能导致退化的稳定时间，尤其是在低的数字相位/频率检测器分辨率下。

附图说明

图1是常规的锁相环路的框图；

图2是数字锁相环路的框图；

图3是常规的数字锁相环路的框图；

图4是带有粗略和精细控制部的常规的数字锁相环路的框图；

图5是非线性环路滤波器的框图和时序图；以及

图6是数模转换器逻辑和分段的数模转换器的框图。

具体实施方式

图2示出了数字锁相环路的框图。虽然为了简洁起见没有示出分频器，但是本领域技术人员容易知道怎样在下文描述的实施例中的任意一个中包括分频器。

示出的数字锁相环路包括频率可调振荡器140、数字相位/频率检测器121、非线性数字环路滤波器131、用以并行地（concurrently）产生用于多个数模转换器（未示出）的信号的逻辑141，以及数模转换器163和164。数模转换器163的输出被低通滤波。数模转换器164的输出和低通滤波后的数模转换器163的输出在频率可调振荡器140处结合。

值得注意的是所公开的数字锁相环路同样可以扩展至带有多于两个数模转换器的系统。

图5示出了非线性环路滤波器200的框图和时序图，所述非线性环路滤波器200用于改善数字锁相环路的跟踪带宽和稳定时间。非线性环路滤波器基于带有非线性逻辑220的核心线性环路滤波器，所述非线性逻辑220响应于相位/频率检测器的转变而调节环路滤波器的输出。

核心线性环路滤波器210在每个参考时钟周期内响应相位/频率检测器121，并且相应地增加或减少数字环路滤波器的输出。

许多数字锁相环路使用仅利用代表参考时钟与本地时钟之间的相位差的分辨率的几个位的低分辨率相位/频率检测器。在这样的低相位/频率检测器分辨率下，核心线性控制环路导致次优的控制，因为相位/频率检测器的输出不立即响应于本地时钟相对于参考时钟的相位或频率的改变而改变。这最常导致本地时钟的频率超调，以及在频率和相位获取期间的在期望的频率周围的大振荡的可能。

图5的非线性环路滤波器200提供了一种响应于相位/频率检测器的输出中的改变的非线性转变。相位/频率检测器边缘检测器指示相位/频率检测器的输出何时发生改变。在该时间处，非线性环路滤波器提供了作为其最近值和紧接在相位/频率检测器的输出中的前一次转变之后的环路滤波器的值的比例的输出。这在图5中用图表示出，其中，相位/频率检测器的转变发生在时间t₁和t₂处。为了简化，时间t₁已经标准化为0。

现在将通过数学方式解释图5的实施方式。在时间t₁=0处，假定本地时钟的频率f_clk比参考时钟的频率f_ref大△f，并且假定它们的相位Φ_clk和Φ_ref是配准的：

f_clk(t₁)-f_ref=Δf

φ_clk(t₁)-φ_ref(t₁)=0

因为本地时钟在时间t₁处比参考时钟更快，所以参考时钟将滞后于本地时钟，并且数字环路滤波器将降低本地时钟的频率。如先前描述的，核心的、线性数字环路滤波器可以通过以下的离散时间函数来建模：

y[n]=y[n-1]+αx[n]-αx[n-1]+βx[n]

在另一个实施例中，用非线性部件220修改核心数字环路滤波器，所述非线性部件220响应于x[n]中的改变来改变输出y[n]。这可以用以下的离散时间函数来表示：

y[n]=y[n-1]+αx[n]-αx[n-1]+βx[n]+非线性部件

为了以数学方式示出非线性部件220的好处，将其假定为0。因为参考频率典型地是大于锁相环路带宽的数量级，因此为了数学上的简化，可以使用以下的连续时间等式来对核心的、线性数字环路滤波器进行建模：

$y\left(t\right)=y\left(t_1\right)-\mathrm{Ax}\left(t_1\right)+\mathrm{Ax}\left(t\right)+{\∫}_{t1}^t\mathrm{Bx}\left(t\right)\mathrm{dt}$

其中，y(t)是核心线性环路滤波器在时间t处的输出，x(t)是相位/频率检测器的输出，A是成比例缩放项，并且B是积分缩放项。

对于在环路滤波器的输出y(t)中的小的改变，在缩放因子假定为μ的情况下，环路滤波器的输出中的线性改变会导致电压控制振荡器频率的线性改变。因此，本地时钟频率可以用以下的等式来表示：

$f_{\mathrm{clk}}\left(t\right)=f_{\mathrm{clk}}\left(t_1\right)-\mathrm{\μAx}\left(t_1\right)+\mathrm{\μAx}\left(t\right)+{\∫}_0^t\mathrm{\μBx}\left(t\right)\mathrm{dt}$

在时间t₁和t₂之间，我们可以用以下的等式来对参考时钟与输入时钟之间的相位差进行建模：

${\mathrm{\φ}}_{\mathrm{clk}}\left(t\right)-{\mathrm{\φ}}_{\mathrm{ref}}\left(t\right)={\∫}_0^t(f_{\mathrm{clk}}\left(t\right)-f_{\mathrm{ref}})\mathrm{dt}$

$={\∫}_0^t{f}_{\mathrm{clk}}\left(t\right)\mathrm{dt}-{\mathrm{tf}}_{\mathrm{ref}}$

${\mathrm{\φ}}_{\mathrm{clk}}\left(t\right)-{\mathrm{\φ}}_{\mathrm{ref}}\left(t\right)={\∫}_0^t(f_{\mathrm{clk}}\left(t\right)-f_{\mathrm{ref}})\mathrm{dt}$

$={\∫}_0^t(f_{\mathrm{clk}}\left(t_1\right)-\mathrm{\μAx}\left(t_1\right)+\mathrm{\μAx}\left(t\right)+{\∫}_0^t\mathrm{\μBx}\left(t\right)-\mathrm{dt}-f_{\mathrm{ref}})\mathrm{dt}$

$={\∫}_0^t(\mathrm{\μAx}\left(t\right)+{\∫}_0^t\mathrm{\μBx}\left(t\right)\mathrm{dt})\mathrm{dt}+(f_{\mathrm{clk}}\left(t_1\right)-\mathrm{\μAx}\left(t_1\right)-f_{\mathrm{ref}})t$

为了数学上的简化，可以假定相位/频率检测器的输出x(t)在时间t₁与t₂之间是恒定的。这在使用单一位的相位/频率检测器时是真实的，例如开关式（bang-bang）相位检测器。在假定t₁与t₂之间的x(t)=x₁的情况下，导出相位差的以下的等式表达式：

${\mathrm{\φ}}_{\mathrm{clk}}\left(t\right)-{\mathrm{\φ}}_{\mathrm{ref}}\left(t\right)={\∫}_0^t(\mathrm{\μA}{x}_1+\mathrm{\μ}{\mathrm{Bx}}_{1}t)\mathrm{dt}+(f_{\mathrm{clk}}\left(t_1\right)-\mathrm{\μ}{\mathrm{Ax}}_1-f_{\mathrm{ref}})t$

$=\mathrm{\μ}{\mathrm{Ax}}_{1}t+0.5\mathrm{\μ}{\mathrm{Bx}}_1{t}^2+(f_{\mathrm{clk}}\left(t_1\right)-\mathrm{\μ}{\mathrm{Ax}}_1-f_{\mathrm{ref}})t$

$=0.5\mathrm{\μ}{\mathrm{Bx}}_1{t}^2+(f_{\mathrm{clk}}\left(t_1\right)-f_{\mathrm{ref}})t$

在时间t₂处，相位差是0，从而得到t₂的以下的表达式：

$t_2=-2\frac{f_{\mathrm{clk}}\left(t_1\right)-f_{\mathrm{ref}}}{\mathrm{\μ}{\mathrm{Bx}}_1}$

将前一等式与用于计算本地时钟频率的等式结合起来，导出在时间t₂处的频率为以下的表达式：

f_clk(t₂)=f_clk(t₁)-μBx₁t₂

=f_clk(t₁)-2(f_clk(t₁)-f_ref)

=2f_ref-f_clk(t₁)

因此，在时间t₁和t₂处本地时钟与参考时钟之间的频率差异具有相等的大小，但是符号相反。

为了实现最优的锁相环路锁定，应当在时间t₂之后立即将环路滤波器调节至环路滤波器在时间t₁和t₂处的平均值。

在另一实施例中，为了最快地锁定，将本地时钟的频率设定为f_clk(t₁)和f_clk(t₂)的平均值；然而，也可以将本地时钟的频率设定为f_clk(t₁)和f_clk(t₂)的某个其它的比例。

在进一步的实施例中，锁相环路包括多位相位/频率检测器。在该实施例中，调节非线性算法，以应对与单一位的相位/频率检测器相比不同的频率超调。当使用多位相位/频率检测器时，非线性算法可以在任意的相位/频率检测器转变处调节环路滤波器的输出。

例如，当相位/频率检测器改变符号时，可以仅实施非线性步骤。替代地，在每个相位/频率检测器转变处可以存在非线性步骤。

在另外的实施例中，锁相环路包括要么多位、要么单一位的相位/频率检测器。在该实施例中，非线性算法用以应对诸如延迟以及环路滤波器的输出与电压控制振荡器频率之间的非线性关系之类的系统效应。

在另一实施例中，将非线性控制算法施加至锁相环路，在所述锁相环路中，数字环路滤波器和数模转换器用模拟充电泵和环路滤波器来代替。在这些模拟锁相环路中，响应相位/频率检测器的输出中的转变而将非线性控制算法施加在充电泵的输出。

例如，可以使用电容器以存储环路滤波器的输出的前一值，电容器可以对当前的环路滤波器的输出断路，以带来环路滤波器中的瞬间步骤，从而导致频率的改变以补偿频率超调。

在大多数的数字锁相环路中，数字环路滤波器的输出被传递至一个或多个数模转换器，然后在频率可调振荡器之前被滤波。

这可能使前述的非线性控制环路复杂化，因为非线性导致在数模转换器的输出处的突然转变，所述突然转变随后由数模转换器的输出处的模拟滤波器滤波。模拟滤波器对非线性转变的任何滤波降低了非线性算法的效率，因为，通过对突然转变的滤波，不能同样迅速地消除频率超调。

另一个实施例通过几个替代技术的组合来处理数模转换器滤波的这个问题。

处理该问题的一个技术是增加模拟滤波器的带宽，从而为频率可调振荡器提供非线性转变，且几乎没有衰减或延时。

第二技术是在非线性转变之后保持非线性环路滤波器的输出恒定，为模拟滤波器的输出收敛至预期值提供时间。

最后，第三技术是使用与初级数模转换器并联的二级数模转换器，但将该系统设计成使得二级数模转换器具有更宽的模拟滤波器带宽。该二级数模转换器可以用来将突然的频率改变引入频率可调振荡器。

数字锁相环路设计中的一个要求是有效地实施振荡器的数字频率调谐。对于高性能的锁相环路，可能需要超过20位的振荡器调谐动态范围。

例如，为了实现在特定输出频率处的低相位噪声，典型地需要超过20%的振荡器调谐范围以补偿工艺、温度和电压变化，并且需要0.0002%的步长以用于低抖动频率锁定。这对应于5GHz振荡器的1kHz的步长和1GHz的调谐范围，需要1百万至1或20位的调谐动态范围。

为了满足这些规格，大多数的振荡器调谐方法使用分段的方法，其中，使用多个数模转换器以覆盖整个20位的范围，并且数模转换器的范围中的每一个范围彼此间重叠以保证数模转换器范围的连续覆盖。

典型地，存在最低有效位值渐进地更大的‘精细’、‘中等（moderate）’和‘粗略’数模转换器。数模转换器中的每一个是顺序编程的，这意味着一旦设定‘粗略’数模转换器，则在对更精细的数模转换器编程的同时，所述‘粗略’数模转换器的输出是固定的，除非所述更精细的数模转换器饱和或接近饱和。

伴随该顺序方法的问题是锁相环路一旦处于锁定状态，则具有由最低有效位最小的数模转换器（即最精细的数模转换器）的动态范围限制的受限的跟踪范围。

如果最精细的数模转换器饱和，则第二最精细数模转换器必须升高/降低其输出，这可能导致锁相环路由于两个数模转换器之间的失配而丧失锁定。

对于锁相环路必须保持锁定许多秒或分钟的系统，该问题是特别严重的，在所述许多秒或分钟时间期间，电路可能遭受严峻的温度或电压摆动。这些温度或电压摆动可能影响电压控制振荡器的频率，需要电压控制振荡器的控制电压的改变。如果控制电压必须改变很大的量，则可能最精细数模转换器是可以饱和的。

图6示出了利用并行控制逻辑的解决方案，所述并行控制逻辑允许多个数模转换器同时被更新。

如图6所示，解决方案包括并行控制逻辑，所述并行控制逻辑用于锁相环路数字状态机和分段的数模转换器。

常规的数字锁相环路的顺序粗略/精细获取过程被并行的数模转换器逻辑代替，并且分段的数模转换器布置为具有近似相同的最低有效位大小，但具有不同的范围和信号带宽。

在图6中，数模转换器163的最低有效位大小粗略地等于数模转换器164的最低有效位大小，这意味着V_A/2^N≈V_B/2^M。另外，数模转换器163的分辨率大于数模转换器164的分辨率，这意味着N>M。

这两种特性都不同于常规的数字锁相环路，在所述常规的数字锁相环路中，粗略数模转换器的最低有效位明显大于精细数模转换器的最低有效位。

值得注意的是，该并行数模转换器控制技术不需要两个数模转换器的最低有效位大小完全相同，但为了实现最优的性能，数模转换器的范围应当存在一些重叠。

因此，可以通过用并行的数字数模转换器逻辑代替顺序控制逻辑来将该控制技术应用至锁相环路内的传统的粗略/精细数模转换器。

在另一实施例中，图6中的数模转换器163实现了相对于常规的数字锁相环路的较高的动态范围。该较高的动态范围是通过以带宽换取分辨率来实现的。公知的是，对于数模转换器，特别是过采样数模转换器，可以以带宽换取分辨率。

因此，通过降低在数模转换器163的输出处的滤波器带宽，可以实现非常高的分辨率，几乎覆盖振荡器的整个调谐范围。这使得锁相环路能够在处于锁定的同时实现大的跟踪范围。

由于数模转换器163的大的动态范围，图6中示出的锁相环路应当能够在没有数模转换器164的情况下成功地被锁定；然而，由于在数模转换器163的输出处的低频率低通滤波器165，该锁相环路与现有技术的数字锁相环路相比将实现退化的锁相环路跟踪带宽和锁定时间。

为了处理该问题，数模转换器164与数模转换器163并联设置，并且用来补偿快速的瞬变现象，并且改善锁定速度。

在另外的实施例中，另外的数模转换器与这两个数模转换器并联设置以增加整体调谐范围，补偿快速的瞬变现象和/或改善锁定速度。

也可以将顺序控制逻辑与并行的数模转换器逻辑部分地组合。例如，粗略数模转换器可以首先被编程，然后，中等和精细数模转换器可以被并行地编程。

在进一步的实施例中，并行逻辑在数模转换器的输出处复制（replicate）模拟滤波。在该实施例中，将环路滤波器的输出直接施加至数模转换器163，但环路滤波器的输出的高频分量被模拟低通滤波器165滤波。为了补偿该信号滤波，在并行数模转换器逻辑中的数字低通滤波器复制该模拟滤波器，并且将环路滤波器的输出与数字低通滤波器之间的差异施加至数模转换器164。

该技术类似于预加强，但是通过使用单独的路径来以新的方式施加。在该实施例中，数模转换器164仅用来处理来自环路滤波器的高频率信号。当在频率获取期间使用带有大的转变的非线性环路滤波器时，快速的数模转换器164的路径是特别有用的。在锁定期间，当环路滤波器没有大的转变时，快速的数模转换器164允许增加的跟踪带宽。

当数模转换器164具有与数模转换器163相比降低的动态范围时，在环路滤波器的输出与数字低通滤波器之间的差异在被施加至数模转换器164之前必须被缩短（truncate）。

因此，在环路滤波器的输出处出现非常大且快速的瞬变的情况下，数模转换器164可能饱和。这些快速的瞬变经常发生在最初的相位/频率获取期间，特别是当施加非线性锁定算法时。

在另一实施例中，当快速的数模转换器164饱和时，产生传递至锁相环路内的环路滤波器和其它数字状态机的数字溢出信号。该溢出信号用来在发生饱和时降低非线性环路滤波器的增益。

为了减少在最初的相位/频率锁定期间的数模转换器饱和的发生，该实施例增加了在慢的数模转换器163的输出处的模拟滤波器165的带宽，以及并行状态机内的数字复制滤波器的带宽。一旦相位锁定已经收敛至稳定状态，降低这些滤波器的带宽以改善锁相环路的噪声性能。

总而言之，使用非线性算法来实施数字锁相环路，以便允许快速的频率和相位锁定。当数字相位/频率检测器具有低的时间分辨率，例如开关式相位检测器时，非线性算法的优点是最显著的，所述开关式相位检测器仅提供表示本地时钟的相位与输入信号（例如，参考时钟）的相位相比是早还是晚的单一位。

非线性环路滤波器算法基于线性环路滤波器，但包括另外的逻辑以补偿锁相环路频率超调，所述超调发生于线性环路滤波器和低分辨率相位/频率检测器。非线性环路滤波器算法包含回步功能，每当数字相位/频率检测器的输出改变值时，所述回步功能改变核心线性环路滤波器的输出。环路滤波器的输出中的改变与自先前的相位/频率检测器转变以来的时间的量和/或在这些先前的转变处的环路滤波器输出值相关。常规的非线性环路滤波器算法没有用以应对与低分辨率相位/频率检测器相关联的频率过调的扩展线性环路滤波器。

此外，所公开的数字锁相环路通过并行地产生同时用于多个数模转换器的数模转换器输入来允许增大的锁相环路的跟踪范围。

在该实施例中，高的动态范围，但低通滤波的数模转换器与更低的动态范围的数模转换器同时被更新。

因为数模转换器被低通滤波，所以它能够采用过采样以在没有明显增加复杂度、功率损耗或面积的情况下实现增加的动态范围。

数模转换器的大的动态范围允许锁相环路在宽范围的操作条件下保持在锁定状态，且与利用顺序控制的常规的粗略/精细分段的数模转换器相比，丧失锁定的可能性更小。鉴于一个数模转换器具有低通、慢变化的特性，一个数模转换器具有高通、快速变化的特性，允许整体锁相环路在没有增加相位噪声的情况下具有宽的带宽和快速的稳定时间。

可以理解的是，各种上面公开的和其它的特征和功能，或者它们的替代，可以很好地结合到许多其它的不同的系统或应用中。同样各种目前无法预料的或没有预想到的其中的替代、修改、变化或改进可以随后由本领域技术人员进行，所述各种目前无法预料的或没有预想到的其中的替代、修改、变化或改进同样意在包含在以下的权利要求中。

Claims (13)

1.一种产生输出信号的锁相环路电路，所述锁相环路电路包括：

振荡器电路，具有输入和输出；

相位检测器电路，可操作地连接至所述振荡器电路的所述输出，具有其输出；以及

数字环路滤波器电路，可操作地连接至所述相位检测器电路的所述输出，具有其输出，所述数字环路滤波器电路的所述输出通过求和电路可操作地耦合至所述振荡器电路的所述输入，与所述数字环路滤波器电路的所述输出相关联的值被基于与所述相位检测器电路的所述输出相关联的值并行地更新，所述数字环路滤波器电路的一个输出具有高通传递函数。

2.根据权利要求1所述的锁相环路电路，其中，所述数字环路滤波器电路包括用于每个输出的数模转换器。

3.根据权利要求1所述的锁相环路电路，其中，所述数字环路滤波器电路的一个输出在被耦合至所述振荡器电路的输入之前被滤波。

4.根据权利要求1所述的锁相环路电路，其中，所述数字环路滤波器电路的多个输出在被耦合至所述振荡器电路的输入之前被滤波，使用不同的带宽来对每个输出进行滤波。

5.根据权利要求1所述的锁相环路电路，其中，所述数字环路滤波器电路的多个输出在被耦合至所述振荡器电路的输入之前被滤波，使用可编程的带宽来对每个输出进行滤波，在正常操作期间实时地调节所述可编程的带宽。

6.根据权利要求1所述的锁相环路电路，其中，每个数字环路滤波器的输出的振荡器频率调谐范围是重叠的。

7.根据权利要求1所述的锁相环路电路，其中，所述数字环路滤波器电路的一个输出具有非线性的传递函数。

8.一种产生输出信号的锁相环路电路，所述锁相环路电路包括：

振荡器电路，具有输入和输出；

相位检测器电路，可操作地连接至所述振荡器电路的所述输出，具有其输出；以及

非线性数字环路滤波器电路，可操作地连接至所述相位检测器电路的所述输出，具有其输出，所述非线性数字环路滤波器电路的所述输出可操作地耦合至所述振荡器电路的所述输入，其中，当所述相位检测器电路的输出发生改变时，与所述非线性数字环路滤波器电路的输出相关联的值具有非线性的转变。

9.根据权利要求8所述的锁相环路电路，其中，所述相位检测器的所述输出的所述改变是符号的改变。

10.根据权利要求8所述的锁相环路电路，其中，与所述非线性数字环路滤波器的输出相关联的综合值是在最近的非线性转变之后的所述非线性数字环路滤波器的所述输出的值和所述非线性数字环路滤波器的所述输出的最近值的加权平均值。

11.根据权利要求8所述的锁相环路电路，其中，在所述非线性数字环路滤波器电路的输出中的非线性转变之后，与所述非线性数字环路滤波器电路的所述输出相关联的值在一段时间内不更新。

12.根据权利要求11所述的锁相环路电路，其中，与所述非线性数字环路滤波器电路的所述输出相关联的值在非线性转变之后不更新的所述一段时间与所述非线性转变的大小相关。

13.根据权利要求8所述的锁相环路电路，其中，所述非线性数字环路滤波器电路包括耦合至模拟滤波器的数模转换器，响应于所述非线性数字环路滤波器电路的输出中的非线性转变的大小来调节所述模拟滤波器的带宽。

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