CN103081019A - 电阻变化型非易失性存储元件的写入方法 - Google Patents

电阻变化型非易失性存储元件的写入方法 Download PDF

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Abstract

本发明的电阻变化型非易失性存储元件的写入方法具有：基于第一电极（1），对第二电极（2）施加负第一电压，而使电阻变化层（3）成为低电阻状态的步骤（S11）；以及使电阻变化层（3）成为高电阻状态的步骤（S12）。其中，使电阻变化层（3）成为高电阻状态的步骤（S12）具有：基于第一电极（1）对第二电极（2）施加正的第二电压的步骤（S121）；在基于第一电极（1）对第二电极（2）施加正的第二电压步骤（S121）之后，通过基于第一电极（1），对第二电极施加使电阻变化层（3）从高电阻状态变化为低电阻状态的比负的阈值电压的绝对值小的负的第三电压，从而使电阻变化层（3）成为高电阻状态的步骤（S122）。

Description

电阻变化型非易失性存储元件的写入方法
技术领域
本发明涉及根据施加的电信号，使电阻值可逆地变化的电阻变化型非易失性存储元件的写入方法。
背景技术
近年来，作为用于携带型数字设备等的大容量且高速的非易失性存储装置、例如使用了铁电体电容器或电阻变化元件等的非易失性存储元件的非易失性存储装置被关注。
电阻变化元件存在被称为单极型（unipolar）（或单极型（monopolar））电阻变化元件和双极型电阻变化元件的两种的电阻变化元件。单极型（或单极型）电阻变化元件具有通过相同极性的两个驱动电压能够从高电阻状态向低电阻状态变化、或从低电阻状态向高电阻状态变化的特性。双极型电阻变化元件具有以不同的极性的两个驱动电压从高电阻状态向低电阻状态变化，或是从低电阻状态向高电阻状态变化的特性。
单极型电阻变化元件作为电流控制元件，例如，因为能够使用利用仅一个电压的极性的非线性的电压-电流特性的单向二极管，所以能使电阻变化元件和电流控制元件构成的存储单元的结构简单。
另一方面，双极型电阻变化元件作为电流控制元件，典型的有使用利用双方的电压极性的非线性的电压-电流特性的双向二极管。双极型电阻变化元件因为使用短的脉冲宽度的电脉冲来进行使电阻变化元件高电阻化的复位操作和使电阻变化元件低电阻化的置位操作，所以动作速度快。
作为使用了电阻变化元件的非易失性存储装置公知有使将MOS晶体管与电阻串联连接的、所谓1T1R型的存储单元矩阵状地阵列配置的非易失性存储装置。例如，在专利文献1中，公开有使用了氧化铜（Cu2O）形成的双极型的电阻变化元件的1T1R型的非易失性存储元件。
另外，作为使用了电阻变化元件的非易失性存储装置公知有使将二极管和电阻变化元件串联连接的、所谓1D1R型的交叉点存储单元矩阵状地阵列配置的非易失性存储装置。
现有技术文献
专利文献
专利文献1：美国专利第7289351号说明书（Fig.2，Fig.5，Fig.7）
发明内容
发明将要解决的技术问题
但是，本发明者发现在上述以往的非易失性存储元件中，存在在高电阻状态产生漂移这样的问题。
本发明是鉴于这样的情况而完成的，其目的是提供能够抑制高电阻状态的漂移的电阻变化型非易失性存储元件的写入方法。
用于解决课题的手段
为了实现上述目的，本发明涉及的电阻变化型非易失性存储元件的写入方法的一个实施方式，是针对电阻变化型非易失性存储元件的数据写入方法，该电阻变化型非易失性存储元件具有：第一电极、第二电极、以及电阻变化层，其中，该电阻变化层介于所述第一电极以及所述第二电极之间，与所述第一电极和第二电极相接，通过在所述第一电极及所述第二电极之间被施加电信号，能够在高电阻状态和低电阻状态这两个电阻状态可逆地变化，所述电阻变化层由第一金属氧化物和第二金属氧化物的层叠结构所构成，其中，所述第一金属氧化物是由与所述第一电极相接的第一金属构成，所述第二金属氧化物是由与所述第二电极相接的的第二金属构成，所述写入方法具有以下步骤：通过以所述第一电极做为基准对所述第二电极施加负的第一电压，从而使所述电阻变化层成为示出电阻值RL的所述低电阻状态的步骤；以及使所述电阻变化层成为所述高电阻状态的步骤，其中，是所述电阻变化层成为所述高电阻状态的步骤具有：以所述第一电极为基准，对所述第二电极施加正的第二电压，而使所述电阻变化层的电阻值成为比所述电阻值RL大的电阻值RH的步骤；以及在由成为比所述电阻值RL大的电阻值RH的步骤所施加所述正的第二电压之后，通过基于所述第一电极，对所述第二电极施加使所述电阻变化层从所述高电阻状态向所述低电阻状态变化的、比阈值电压的绝对值小的负的第三电压，从而使所述电阻变化层成为示出所述电阻值RH以上的电阻值RH1的高电阻状态的步骤。
另外，这些的所有的、或具体的方式，可以由系统、方法、集成电路来实现，也可以由系统、方法或集成电路的任意的组合来实现。
发明的效果
根据本发明能够实现抑制低电阻侧的高电阻状态的漂移、可最大限度确保电阻变化窗的电阻变化型非易失性存储元件的写入方法。
附图说明
图1是示出实施方式1涉及的非易失性存储元件的结构的一个例子的模式图。
图2A是用于说明实施方式1涉及的非易失性存储元件的写入方法的流程图。
图2B是用于说明实施方式1涉及的非易失性存储元件的写入方法的流程图。
图3A是用于说明实施方式1涉及的非易失性存储元件的高电阻化的写入方法的图。
图3B是用于说明实施方式1涉及的非易失性存储元件的高电阻化的写入方法的图。
图3C是用于说明以往的非易失性存储元件的高电阻化的写入方法的图。
图4是示出对于实施方式1涉及的非易失性存储元件利用以往的写入方法施加了正负交替脉冲的情况的电阻变化的图表。
图5是示出对于实施方式1涉及的非易失性存储元件利用以往的写入方法施加了正负交替脉冲的情况的电阻变化时的电阻值的标准期望值分布的图表。
图6是示出利用电压扫描使实施方式1涉及的非易失性存储元件从低电阻状态向高电阻状态变化的情况的电阻变化特性的图表。
图7是示出利用电压扫描使实施方式1涉及的非易失性存储元件从高电阻状态向低电阻状态变化的情况的电阻变化特性的图表。
图8A是示出在以实施方式1涉及的高电阻化的写入方法施加100组的情况下、且高电阻稳定化写入电压脉冲的宽度是200ns时的电阻值的标准期望值分布的图表。
图8B是示出在以实施方式1涉及的高电阻化的写入方法施加100组的情况下、且高电阻稳定化写入电压脉冲的宽度是200ns时的电阻值的标准期望值分布的图表。
图8C是示出在以实施方式1涉及的高电阻化的写入方法施加100组的情况下、且高电阻稳定化写入电压脉冲的宽度是200ns时的电阻值的标准期望值分布的图表。
图8D是示出在以实施方式1涉及的高电阻化的写入方法施加100组的情况下、且高电阻稳定化写入电压脉冲的宽度是200ns时的电阻值的标准期望值分布的图表。
图8E是示出在以实施方式1涉及的高电阻化的写入方法施加100组的情况下、且高电阻稳定化写入电压脉冲的宽度是200ns时的电阻值的标准期望值分布的图表。
图8F是示出在以实施方式1涉及的高电阻化的写入方法施加100组的情况下、且高电阻稳定化写入电压脉冲的宽度是200ns时的电阻值的标准期望值分布的图表。
图8G是示出在以实施方式1涉及的高电阻化的写入方法施加100组的情况下、且高电阻稳定化写入电压脉冲的宽度是200ns时的电阻值的标准期望值分布的图表。
图9A是示出在以实施方式1涉及的高电阻化的写入方法施加100组的情况下、且高电阻稳定化写入电压脉冲的宽度是1μs时的电阻值的标准期望值分布的图表。
图9B是示出在以实施方式1涉及的高电阻化的写入方法施加100组的情况下、且高电阻稳定化写入电压脉冲的宽度是1μs时的电阻值的标准期望值分布的图表。
图9C是示出在以实施方式1涉及的高电阻化的写入方法施加100组的情况下、且高电阻稳定化写入电压脉冲的宽度是1μs时的电阻值的标准期望值分布的图表。
图9D是示出在以实施方式1涉及的高电阻化的写入方法施加100组的情况下、且高电阻稳定化写入电压脉冲的宽度是1μs时的电阻值的标准期望值分布的图表。
图9E是示出在以实施方式1涉及的高电阻化的写入方法施加100组的情况下、且高电阻稳定化写入电压脉冲的宽度是1μs时的电阻值的标准期望值分布的图表。
图9F是示出在以实施方式1涉及的高电阻化的写入方法施加100组的情况下、且高电阻稳定化写入电压脉冲的宽度是1μs时的电阻值的标准期望值分布的图表。
图9G是示出在以实施方式1涉及的高电阻化的写入方法施加100组的情况下、且高电阻稳定化写入电压脉冲的宽度是1μs时的电阻值的标准期望值分布的图表。
图10A是示出在以实施方式1涉及的高电阻化的写入方法施加100组的情况下、且高电阻稳定化写入电压脉冲的宽度是10μs时的电阻值的标准期望值分布的图表。
图10B是示出在以实施方式1涉及的高电阻化的写入方法施加100组的情况下、且高电阻稳定化写入电压脉冲的宽度是10μs时的电阻值的标准期望值分布的图表。
图10C是示出在以实施方式1涉及的高电阻化的写入方法施加100组的情况下、且高电阻稳定化写入电压脉冲的宽度是10μs时的电阻值的标准期望值分布的图表。
图10D是示出在以实施方式1涉及的高电阻化的写入方法施加100组的情况下、且高电阻稳定化写入电压脉冲的宽度是10μs时的电阻值的标准期望值分布的图表。
图10E是示出在以实施方式1涉及的高电阻化的写入方法施加100组的情况下、且高电阻稳定化写入电压脉冲的宽度是10μs时的电阻值的标准期望值分布的图表。
图10F是示出在以实施方式1涉及的高电阻化的写入方法施加100组的情况下、且高电阻稳定化写入电压脉冲的宽度是10μs时的电阻值的标准期望值分布的图表。
图10G是示出在以实施方式1涉及的高电阻化的写入方法施加100组的情况下、且高电阻稳定化写入电压脉冲的宽度是10μs时的电阻值的标准期望值分布的图表。
图11A是示出在以实施方式1涉及的高电阻化的写入方法施加100组的情况下、且高电阻稳定化写入电压脉冲的宽度是100μs时的电阻值的标准期望值分布的图表。
图11B是示出在以实施方式1涉及的高电阻化的写入方法施加100组的情况下、且高电阻稳定化写入电压脉冲的宽度是100μs时的电阻值的标准期望值分布的图表。
图11C是示出在以实施方式1涉及的高电阻化的写入方法施加100组的情况下、且高电阻稳定化写入电压脉冲的宽度是100μs时的电阻值的标准期望值分布的图表。
图11D是示出在以实施方式1涉及的高电阻化的写入方法施加100组的情况下、且高电阻稳定化写入电压脉冲的宽度是100μs时的电阻值的标准期望值分布的图表。
图11E是示出在以实施方式1涉及的高电阻化的写入方法施加100组的情况下、且高电阻稳定化写入电压脉冲的宽度是100μs时的电阻值的标准期望值分布的图表。
图11F是示出在以实施方式1涉及的高电阻化的写入方法施加100组的情况下、且高电阻稳定化写入电压脉冲的宽度是100μs时的电阻值的标准期望值分布的图表。
图11G是示出在以实施方式1涉及的高电阻化的写入方法施加100组的情况下、且高电阻稳定化写入电压脉冲的宽度是100μs时的电阻值的标准期望值分布的图表。
图12A是示出在以实施方式1涉及的高电阻化的写入方法施加100组的情况下、且高电阻稳定化写入电压脉冲的宽度是1ms时的电阻值的标准期望值分布的图表。
图12B是示出在以实施方式1涉及的高电阻化的写入方法施加100组的情况下、且高电阻稳定化写入电压脉冲的宽度是1ms时的电阻值的标准期望值分布的图表。
图12C是示出在以实施方式1涉及的高电阻化的写入方法施加100组的情况下、且高电阻稳定化写入电压脉冲的宽度是1ms时的电阻值的标准期望值分布的图表。
图12D是示出在以实施方式1涉及的高电阻化的写入方法施加100组的情况下、且高电阻稳定化写入电压脉冲的宽度是1ms时的电阻值的标准期望值分布的图表。
图12E是示出在以实施方式1涉及的高电阻化的写入方法施加100组的情况下、且高电阻稳定化写入电压脉冲的宽度是1ms时的电阻值的标准期望值分布的图表。
图12F是示出在以实施方式1涉及的高电阻化的写入方法施加100组的情况下、且高电阻稳定化写入电压脉冲的宽度是1ms时的电阻值的标准期望值分布的图表。
图12G是示出在以实施方式1涉及的高电阻化的写入方法施加100组的情况下、且高电阻稳定化写入电压脉冲的宽度是1ms时的电阻值的标准期望值分布的图表。
图13是示出实施方式1涉及的各脉冲宽度和Vtl1、Vtl的值的关系的图。
图14是示出对非易失性存储元件进行实施方式1的变形例涉及的写入方法的情况的电阻变化的图表。
图15是示出对非易失性存储元件进行实施方式1的变形例涉及的写入方法的情况的电阻变化时的电阻值的标准期望值分布的图表。
图16是示出有关实施方式1涉及的非易失性存储装置具有具体的阵列结构的存储单元的情况的一个结构的框图。
图17是示出以往的非易失性存储元件的结构的图。
具体实施方式
（实现本发明的一个方式的经过）
本发明者发现涉及以往的半导体元件的写入方法产生如下的问题：在从低电阻的状态变化为高电阻的状态的高电阻化的写入时，存在停留在不完全的高电阻状态的电阻值状态的情况。
以下，对成为这样的经过进行说明。
图17是以往的非易失性存储元件的结构，示出使用了双极型的电阻变化元件的1T1R型的非易失性存储元件的结构。
图17示出的非易失性存储元件940具有电阻变化元件930和MOS晶体管938。
MOS晶体管938是控制对电阻变化元件930的访问的有源元件的1个例子。电阻变化元件930和MOS晶体管938被电串联连接。
电阻变化元件930具有第一电极936、第二电极932、和电阻变化层934，电阻变化层934被夹在第一电极936、以及第二电极932之间而构成。
对如上构成的非易失性存储元件940的以往的写入方法例如是按照以下说明。
即，在电阻变化元件930的电阻值为高电阻的状态时，将MOS晶体管938的漏极/源端子中、未与电阻变化元件930连接的端子（例如源端子）做为基准电压（接地），对第一电极936供给正电压以使对电阻变化元件930施加低电阻化电压。由此，电阻变化元件930的电阻从高电阻的状态向低电阻的状态转移，非易失性存储元件940的电阻值成为低电阻的状态。
另一方面，在电阻变化元件930的电阻值为低电阻的状态时，当对电阻变化元件930施加电流从第二电极932向第一电极936的方向流动的高电阻化电压时，电阻变化元件930的电阻值从低电阻的状态向高电阻的状态转移，非易失性存储元件940的电阻值成为高电阻的状态。
但是，在以往的半导体元件的写入方法中，存在在高电阻状态产生漂移这样的问题，即，在从低电阻的状态变化为高电阻的状态的高电阻化的写入时，存在成为停留在不完全的高电阻状态的电阻状态这样的问题。
以下对于该问题进行说明。
本发明者们讨论了在电阻变化层具有钽和铪等的过渡金属的缺氧型氧化物的双极型的电阻变化型非易失性存储装置。在这里，所谓缺氧型的氧化物是指根据该氧化物的化学计量组成氧不足的状态的氧化物。具有化学计量学组成的金属氧化物的大多示出绝缘性，但通过设置为缺氧型，成为示出半导体的、或导体的特性。
利用上述以往的写入方法，实施了过渡金属的缺氧型氧化物的写入。即，使在电阻变化层具有过渡金属的缺氧型氧化物的存储单元向高电阻的状态转移的情况下，施加正电压的写入脉冲，在转移到低电阻的情况下施加负电压的写入脉冲。
于是，在从低电阻的状态向高电阻的状态变化的高电阻化的写入时，存在高电阻状态的电阻值未成为规定的电阻值、而成为从规定的电阻值向低电阻侧偏移了的状态的情况。另外，以后，将这样停留在不完全的高电阻状态的电阻状态称为未高电阻状态。
在高电阻化的写入后，在高电阻的状态成为上述未高电阻状态（从规定的电阻值向低电阻侧偏移的状态）的情况下，在搭载了多个的存储单元的电阻变化型非易失性存储装置中，作为高电阻的状态和低电阻的状态之间的电阻差的读出窗变小。总之，在这样的情况下，存在例如读出速度下降，或因电阻状态的漂移使窗消失、而无法读出的特性劣化或动作不良的可能性。
另外，尽量使电阻变化型非易失性存储装置在高电阻侧（低电流侧）工作，能够降低消耗电力。
本发明的实施方式是鉴于这样的情况而完成的，其目的是提供抑制低电阻侧的高电阻状态的漂移、并能最大限度地确保电阻变化窗的电阻变化型非易失性存储元件的写入方法。
为了实现上述目的，本发明的一个实施方式涉及的电阻变化型非易失性存储元件的写入方法，是针对电阻变化型非易失性存储元件的数据写入方法，该电阻变化型非易失性存储元件具有：第一电极、第二电极、以及电阻变化层，其中，该电阻变化层介于所述第一电极以及所述第二电极之间，与所述第一电极和第二电极相接，通过在所述第一电极及所述第二电极之间被施加电信号，能够在高电阻状态和低电阻状态这两个电阻状态可逆地变化，所述电阻变化层由第一金属氧化物和第二金属氧化物的层叠结构所构成，其中，所述第一金属氧化物是由与所述第一电极相接的第一金属构成，所述第二金属氧化物是由与所述第二电极相接的的第二金属构成，所述写入方法具有以下步骤：通过以所述第一电极为基准对所述第二电极施加负的第一电压，从而使所述电阻变化层成为示出电阻值RL的所述低电阻状态的步骤；以及使所述电阻变化层成为所述高电阻状态的步骤，其中，是所述电阻变化层成为所述高电阻状态的步骤具有：以所述第一电极为基准，对所述第二电极施加正的第二电压，而使所述电阻变化层的电阻值成为比所述电阻值RL大的电阻值RH的步骤；以及在由成为比所述电阻值RL大的电阻值RH的步骤所施加所述正的第二电压之后，通过基于所述第一电极，对所述第二电极施加使所述电阻变化层从所述高电阻状态向所述低电阻状态变化的、比阈值电压的绝对值小的负的第三电压，从而使所述电阻变化层成为示出所述电阻值RH以上的电阻值RH1的高电阻状态的步骤。
由此，通过高电阻化写入步骤，为了使电阻变化型非易失性存储元件高电阻化，在施加正电压后进行施加负电压的写入。即，在高电阻化写入步骤中，在用于高电阻化的第一高电阻化写入步骤之后进行用于高电阻稳定化的第二高电阻化写入步骤。换言之，在第一高电阻化写入步骤即使电阻变化型非易失性存储元件成为未高电阻状态，通过此后接着用于高电阻稳定化的第二高电阻化写入步骤，电阻变化型非易失性存储元件能够可靠地变化为高电阻状态。
由此，即使是未高电阻状态能出现的电阻变化元件，通过修正为正常高电阻状态，能够实现抑制低电阻侧的高电阻状态的漂移，并能够最大限度地确保电阻变化窗的电阻变化元件的写入方法。
另外，例如所述第一金属氧化物的缺氧度，也可以设为比所述第二金属氧化物的缺氧度大。
另外，例如所述第二金属氧化物的电阻值，也可以设为比所述第一金属氧化物的电阻值大。
另外，例如所谓所述第一金属和所述第二金属，也可以分别是过渡金属。
另外，例如所述第一过渡金属和所述第二过渡金属也可以是相同的金属。
在这里，例如所谓所述第一金属和所述第二金属，也可以为钽。
另外，例如所谓所述第一金属和所述第二金属是不同的金属，所述第二金属的标准电极电位，也可以设为比所述第一金属的标准电极电位低。
另外，例如在使所述电阻变化层成为示出所述电阻值RH以上的电阻值RH1的所述高电阻状态的步骤中，也可以通过使所述电阻变化层的电阻值成为比所述电阻值RL大的电阻值RH的步骤，施加所述正的第二电压施加后的所述负的第三电压，使用施加的所述负的第三电压进行读出所述电阻变化型非易失性存储元件的数据。
另外，为了实现上述目的，本发明的一个实施方式涉及的电阻变化型非易失性存储元件，具有：第一电极；第二电极；以及电阻变化层，其介于所述第一电极以及所述第二电极之间，与所述第一电极和第二电极相接，通过对所述第一电极及所述第二电极之间被施加电信号，能够在高电阻状态和低电阻状态这两个电阻状态可逆地变化，所述电阻变化层由第一金属氧化物和第二金属氧化物的层叠结构所构成，其中，所述第一金属氧化物是由与所述第一电极相接的第一金属构成，所述第二金属氧化物是由与所述第二电极相接的的第二金属构成，所述电阻变化层具有：以所述第一电极为基准，对所述第二电极施加负的第一电压，而变化为示出电阻值RL的所述低电阻状态的特性；以及通过基于所述第一电极，对所述第二电极施加正的第二电压，从而使所述电阻变化层成为比所述所电阻值RL大的电阻值RH，在施加所述第二电压后，通过基于所述第一电极，对所述第二电极施加负的第三电压、即比使所述电阻变化层从所述高电阻状态向所述低电阻状态变化的阈值电压的绝对值小的所述第三电压，从而使所述电阻变化层变化为示出所述电阻值RH以上的电阻值RH1的所述高电阻状态的特性。
根据本发明，能够实现抑制低电阻侧的高电阻状态的漂移，并能够最大限度地确保电阻变化窗的电阻变化元件的写入方法。
具体地说，在对电阻变化元件实施第一高电阻化写入时，电阻变化元件即使变化为未充分高电阻化的未高电阻状态的情况，通过在第一高电阻化写入后实施用于高电阻稳定化的第二高电阻化写入，能够可靠地设置为高电阻状态。
由此，可实现控制高电阻状态的漂移，并在高电阻侧最大限度地确保电阻变化的窗的电阻变化型非易失性存储元件的写入方法。另外，除了能够实现电阻变化型非易失性存储元件的高电阻状态的稳定化，还能够实现存储单元的读出高速化、成品率提高、以及低消耗电力。
另外，这些所有的、或具体的的形态，可以由系统、方法、以及集成电路来实现，也可以由系统、方法或集成电路任意的组合来实现。
另外，在以下说明的实施方式都是示出本发明的一个具体的例子。以下的实施方式所示出的数值、形状、材料、组成部分、组成部分的配置位置及连接方式、步骤、步骤的顺序等是一个例子，主旨不是限定本发明。另外，对于在以下的实施方式的组成部分中、示出最上位概念的独立权利要求没有记载的组成部分，作为任意的组成部分而被说明。
以下，对于本发明的实施方式参照附图详细地进行说明。
如上述，本申请发明者们正研究在电阻变化层使用了作为双极型的电阻变化材料的、钽和铪等的过渡金属的缺氧型氧化物的存储单元构成的电阻变化型非易失性存储装置。在以下的实施方式中，对于由使用了这样的材料的存储单元所组成的电阻变化型非易失性存储元件进行了说明。
（实施方式1）
图1是示出实施方式1涉及的非易失性存储元件的结构的一个例子的模式图。
图1示出的非易失性存储元件100具有电阻变化元件10和电流控制元件20，电阻变化元件10和电流控制元件被串联连接。
电阻变化元件10具有：第一电极1、第二电极2、以及电阻变化层3，其中，电阻变化层3介于第一电极1及第二电极2之间且连接第一电极1和第二电极2相接，第一电极1、电阻变化层3、和第二电极2在基板上以该顺序层叠而构成。
电阻变化层3由第一电极1和第二电极2夹持而构成，通过在第一电极1和第二电极2之间施加电信号，从而使高电阻状态和低电阻状态这两个电阻状态可逆地变化。电阻变化层3由第一过渡金属氧化物层3a和第二过渡金属氧化物层3b构成，其中，第一过渡金属氧化物层3a由缺氧型的过渡金属氧化物构成，第二过渡金属氧化物层3b由比第一过渡金属氧化物层3a缺氧度小的过渡金属氧化物构成。
在这里，所谓缺氧度是指在各自的过渡金属中，相对构成该化学计量组成的氧化物的氧的量，不足的氧的比率。例如，在过渡金属是钽（Ta）情况下，化学计量学的氧化物的组成是Ta2O5，可表现为TaO2.5。在这里，TaO2.5的缺氧度是0％。另外，例如TaO1.5组成的缺氧型的钽氧化物的缺氧度成为缺氧度=（2.5-1.5）/2.5=40％。
通常，化学计量学组成的氧化物往往表现绝缘体的特性，但缺氧型的过渡金属氧化物往往表现半导体的特性。总之，一般情况下，可以说缺氧度更小（更接近化学计量组成）的过渡金属氧化物，比起缺氧度更大的过渡金属氧化物电阻高。在这里，第二过渡金属氧化物层3b也可以比第一过渡金属氧化物层3a电阻高。通过设为这样的结构，在电阻变化时，对第一电极1以及被第二电极2之间施加的电压，被第二过渡金属氧化物层3b分配更多的电压，在第二过渡金属氧化物层3b中能够更容易发生的过渡金属氧化物的氧化还原反应。例如，构成第二过渡金属氧化物层3b的过渡金属，在作为氧化物能取得多个的化学计量组成的情况下，也可以使用那些中电阻值最高的过渡金属氧化物或比该过渡金属氧化物氧缺损了的缺氧型的过渡金属氧化物。另外，构成第一过渡金属氧化物层3a的金属，在作为氧化物能取多个的化学计量组成的情况下，其中，也可以使用比构成第二过渡金属氧化物层3b的过渡金属氧化物电阻值的低的缺氧型的过渡金属氧化物。
在这里，构成第一过渡金属氧化物层3a的第一过渡金属、和构成第二过渡金属氧化物层3b的第二过渡金属既可以使用相同的材料，也可以使用不同的材料。作为过渡金属，可使用钽（Ta）、钛（Ti）、铪（Hf）、锆（Zr）、钶（Nb）、钨（W）等。过渡金属为了能够取得多种氧化状态，可通过氧化还原反应实现不同的电阻状态。在第一过渡金属和第二过渡金属使用相互不同的材料的情况下，第二过渡金属的标准电极电位也可以比第一过渡金属的标准电极电位低。电阻变化现象可认为因形成在电阻高的第二过渡金属氧化物层3b中或其近旁的的微小的纤丝（导电路径）中发生氧化还原反应，而使该电阻值变化。标准电极电位该值低的一方表现容易被氧化的特性，在第二过渡金属氧化物中发生更多的氧化还原反应的一方，可期待稳定的动作。
在这里，电阻变化层3的电阻值的增加（高电阻化），可认为通过如下方式来表现：因正的电压脉冲所致，氧离子从第一过渡金属氧化物层3a向第二过渡金属氧化物层3b移动，来补偿在第二过渡金属氧化物层3b中或其近旁形成的微小的纤丝的氧缺损。另一方面，电阻变化层3的电阻值的减少（低电阻化），可认为通过如下方式表现：因负电压脉冲所致，氧离子从第二过渡金属氧化物层3b向第一过渡金属氧化物层3a移动，来增加第二过渡金属氧化物层3b中或其邻近形成的微小的纤丝的氧缺损。
在电阻变化层3中，对构成第一过渡金属氧化物层3a的第一过渡金属、和构成第二过渡金属氧化物层3b的第二过渡金属例如都使用钽的情况下，在将第一过渡金属氧化物层3a表示为TaOx，将第二过渡金属氧化物层3b表示为TaOy时，可以为0.8≤x≤1.9且x<y。
另外，在例如构成第一过渡金属氧化物层3a的第一过渡金属、和构成第二过渡金属氧化物层3b的第二过渡金属都使用铪的情况下，将第一过渡金属氧化物层3a的组成设为HfOx、将第二过渡金属氧化物层3b的组成设为HfOy时，可以为0.9≤x≤1.6，1.8<y。另外，在例如构成第一过渡金属氧化物层3a的第一过渡金属、和构成第二过渡金属氧化物层3b的第二过渡金属都使用锆的情况下，将第一过渡金属氧化物层3a的组成设为作为ZrOx、将第二过渡金属氧化物层3b的组成设为ZrOy时，也可以为0.9≤x≤1.4，1.9<y。
第二电极2构成为含有比构成电阻变化层3的过渡金属标准电极电位高的金属单质或合金。第二电极2可以由单层结构构成，也可以由多层的层叠结构构成。在这里，比构成电阻变化层3的过渡金属标准电极电位高的金属，也可以是铂（Pt）、铱（Ir）、钯（Pd）等的贵金属类。
在电阻变化层3的材料由缺氧型的过渡金属氧化物构成时，在构成第二电极的材料中具有比构成缺氧型的过渡金属氧化物的该过渡金属的标准电极电位高的标准电极电位，选择下部电极层（第一电极1）的标准电极电位比上部电极层（第二电极2）的标准电极电位变低这样的材料。由此，在标准电极电位高的一方的电极（第二电极2）和电阻变化层3的界面上，根据被施加的电压，电阻变化层3的氧化还原反应优先地发生，并形成高氧浓度或低氧浓度的电阻变化层，因此能得到稳定动作。特别地，在缺氧型的过渡金属氧化物为钽氧化物的情况时，与缺氧度小的第一过渡金属氧化物层3a相接的电极使用上述标准电极电位高的一方的电极材料（例如，Pt、Ir、Pd等），在与缺氧度大的第二过渡金属氧化物层3b相接的电极使用上述标准电极电位低的一方的电极材料（例如，用钽（Ta）、氮化钽（TaN）、钛（Ti）等）即可。
通过设为上述的结构，电阻变化元件10可得到稳定的电阻变化特性。
另外，电流控制元件20可由选择晶体管或二极管等的负载电阻元件构成。
电流控制元件20在正的施加电压范围和负的施加电压范围各自具有阈值电压，并具有以下的非线性特性：在施加电压的绝对值比各自的阈值电压的绝对值大的情况下成为导通状态（开），在施加电压的值在那个以外的范围的情况下（施加电压的绝对值比对应的各自的阈值的绝对值小的情况）成为断路（关）状态。即，电流控制元件20是导通状态（开）时候，电流控制元件对于电阻变化元件10成为负载电阻。
如上所述，构成非易失性存储元件100。
接着，对如上构成的非易失性存储元件100的高电阻化的写入方法进行说明。
图2A是用于说明实施方式1涉及的非易失性存储元件的高电阻化的写入方法的流程图。图2B是示出图2A的虚线部分包围的工序的流程图。图3A是用于说明实施方式1涉及的非易失性存储元件的高电阻化的写入方法的图。图3B是示出图3A的虚线部分包围的一部分的图。图3C是用于说明以往的非易失性存储元件的高电阻化的写入方法的图。另外，本实施方式1涉及的非易失性存储元件的写入方法，至少具有图2B以及图3B示出的工序即可，对于以外的工序是根据实施方式而被适当采用的任意工序。
另外，以下，有关施加电压的极性只要不特别说明，将比电阻变化元件10的第一电极1高的电压施加到第二电极2的情况定义为施加正的电压。
如图2A所示，首先，在电阻变化元件10中，通过以第一电极1为基准，对第二电极2施加振幅比低电阻化阈值电压充分地大的负第一电压-Vl，从而进行使电阻变化层3成为低电阻状态的低电阻化写入（S11）。在这里，在对第一高电阻状态的电阻变化元件10施加负电压，并使振幅慢慢变大的情况下，将低电阻化开始发生的电压称为低电阻化阈值电压。同样，对低电阻状态的电阻变化元件10施加正的电压，在该振幅慢慢变大的情况下，将高电阻化开始发生的电压称为第一高电阻化阈值电压。
具体地说，如图3A所示，对电阻变化元件10施加第一电压（低电阻化写入电压）-Vl，从而使电阻变化层3成为低电阻状态。在图2A没有图示，但在该状态中，如图3A所示，施加低电阻化阈值电压或振幅比第一高电阻化阈值电压小的电压，也可以读出电阻变化元件10的电阻值（在图3A的“Vread”）。
接着，在电阻变化元件10中，进行使电阻变化层3成为第一高电阻状态的高电阻化写入（S12）。
更详细地说，在S12中，首先，以第一电极1为基准对第二电极2施加振幅比第一高电阻化阈值电压充分大的正的第二电压V2，来进行使电阻变化元件10做为第一高电阻状态的第一高电阻化写入（S121）。接着，在S121中施加正的第二电压V2后，基于第一电极1，对第二电极2施加比低电阻化阈值电压的振幅小的负的第3电压-V3，由此进行使电阻变化层3成为第二高电阻状态的第二高电阻化写入（S122）。
具体地说，如图3A所示，对电阻变化元件10在施加第一高电阻化写入电压V2后而使电阻变化层3做为第一高电阻状态之后，对非易失性存储元件100施加第二高电阻化写入电压-V3而使电阻变化层3成为第二高电阻状态。在这里，如图3A所示，所谓第一高电阻化写入电压V2和第二高电阻化写入电压-V3极性不相同，并且第二高电阻化写入电压-V3的振幅比低电阻化阈值电压的绝对值小。在这里，第二高电阻状态的电阻值比第一高电阻状态的电阻值高。
如上所述，非易失性存储元件100被进行高电阻化的写入。
即，对电阻变化元件10仅进行第一高电阻化写入，存在电阻变化元件10成为不充分高电阻化的状态的情况，但通过在第一高电阻化写入后实施第二高电阻化写入能够可靠地成为高电阻状态。由此，能够实现如下的电阻变化型非易失性存储元件的写入方法：控制高电阻状态的漂移，并能够在高电阻侧最大限度确保电阻变化的窗（低电阻状态和高电阻状态的电阻值的差）。
另外，除了能够实现电阻变化型的非易失性存储元件100的高电阻状态的稳定化，还能起到如下效果：因为电阻变化的窗变宽，能实现存储单元的读出的高速化、提高成品率、以及低耗电。
另外，实施方式1涉及的非易失性存储元件的写入方法，具有图2B、图3B示出的非易失性存储元件的高电阻化的写入工序（S12）即可，S11是适宜地导入的任意的工序。另外，非易失性存储元件的高电阻化的写入（S12），不限于仅一次，也可以实施多次。即使是这种情况下，高电阻化写入（S12）通过以第二高电阻化写入（S122）结束高电阻化写入的流程，从而换句话说，在本实施方式的写入方法中，在最后通过使施加的电压成为高电阻化写入电压，从而可实现上述的效果。
以下，说明在本实施方式的写入方法能够抑制低电阻侧的高电阻状态的漂移。
首先，对于以往的非易失性存储元件的写入方法进行说明，并基于此对想到的实施方式1的非易失性存储元件的写入方法进行说明。
图4是示出对实施方式1涉及的非易失性存储元件用以往的写入方法施加正负交替脉冲的情况的电阻变化的图表。图5是示出对实施方式1涉及的非易失性存储元件用以往的写入方法施加正负交替脉冲的情况的电阻变化时的电阻值的标准期望值分布的图表。
在图4中，通过在图1示出的非易失性存储元件100的第一电极1和第二电极2之间施加极性加不同的电信号，从而使高电阻状态和低电阻状态的两个电阻状态可逆地变化。具体地说，在图4中，示出对非易失性存储元件100的两端（具有电阻变化元件10和电流控制元件20）的端子，如图3C所示，交替地施加了高电阻化写入电压V2、低电阻化写入电压-V1时的电阻变化的情况。图4横轴示出高电阻化写入电压或低电阻化写入电压的施加即各电压脉冲施加的次数（脉冲数），纵轴示出非易失性存储元件100的电阻值。图5示出此时的电阻值的标准期望值分布。
在这里，作为电流控制元件20使用电阻值R的固定电阻。另外，被施加到非易失性存储元件100的电压的脉冲宽度设为200ns。非易失性存储元件100的电阻值是施加高电阻化写入电压或低电阻化写入电压后即施加各电压脉冲后，由Vread进行了测量（read）的值。
通过图4及图5，可知在高电阻状态的非易失性存储元件100的电阻值，成为最小值为Rmin1、最大值为Rmax1，1位左右漂移。
其次，因为对根据以往的非易失性存储元件的写入方法使非易失性存储元件100从低电阻状态电阻向高电阻状态变化的情况的样子进行了详细地调查，所以对其结果进行说明。
图6是示出通过电压扫描使实施方式1涉及的非易失性存储元件从低电阻状态RL向高电阻状态RH变化的情况的电阻变化特性的图表。
在图6中，示出在非易失性存储元件100是低电阻状态RL的情况下，将正的电压脉冲以规定的阶跃电压使振幅增加到高电阻化写入电压V2、并向非易失性存储元件100施加（电压扫描）了的时候的非易失性存储元件100的电阻值。
在这里，正的电压脉冲的脉冲宽度设为200ns，该电阻值通过在施加各脉冲后对非易失性存储元件100施加Vread检测流向非易失性存储元件100的电流来求出。
根据图6，基于正的电压脉冲的施加电压在达到Vth之前，非易失性存储元件100的电阻值几乎不变就那样为低电阻状态RL。在施加电压比Vth大时，电阻值开始增加。总之，将该高电阻化开始的电压作为第一高电阻化阈值电压时，第一高电阻化阈值电压在这里是Vth。进而，可看作使施加电压增加时，在途中电阻值暂时减少，但在反复增减的同时电阻值逐渐增加，成为高电阻状态RH的现象。
之所以如图4及图5所示高电阻状态RH的电阻值漂移大，被认为是因为如图6所示，在高电阻化时电阻值的增加和减少同时发生。
在这里，如上述，电阻变化层3的电阻值的增加被认为通过正的电压脉冲使氧离子从第一过渡金属氧化物层3a向第二过渡金属氧化物层3b移动，补偿在第二过渡金属氧化物层3b中或其近旁形成微小的纤丝的氧缺损而体现。另一方面，在高电阻化时的电阻值的减少，可认为由正的电压脉冲进行在第二过渡金属氧化物层3b中或其近旁形成的微小的纤丝的绝缘破坏，或被氧缺损捕获的电子被放出等所致氧缺损增加来体现。
接着，因为通过以往的非易失性存储元件的写入方法使非易失性存储元件100从高电阻状态向低电阻状态电阻变化的情况的样子进行了详细地调查，所以对于该结果进行说明。将该正电压脉冲的第一高电阻状态的写入称为第一高电阻化写入步骤。
图7是示出以电压扫描使实施方式1涉及的非易失性存储元件从高电阻状态RH向低电阻状态RL变化的情况的电阻变化特性的图表。在图7中，横轴左方向是负电压方向。
在图7中，示出在非易失性存储元件100为通常的第一高电阻状态RH的情况下，利用规定的阶跃电压使负的电压脉冲的振幅增加到-V1、并向非易失性存储元件100施加（电压扫描）了的时候的非易失性存储元件100的电阻值。
在这里，与上述相同，负电压脉冲的脉冲宽度设为200ns，该电阻值是通过在施加各脉冲后对非易失性存储元件100施加Vread来检测流向非易失性存储元件100的电流，从而求出该电阻值。
观察图7，负电压脉冲的施加电压从0到-Vtl1的范围内非易失性存储元件100的第一高电阻状态RH的电阻值不太改变。但是，可知施加电压从-Vtl1到-Vtl，电阻值从第一高电阻状态RH向第二高电阻状态RH1增加。
这种情况推测为：在正电压脉冲施加时产生的氧离子或电子因为通过施加负电压脉冲再次被第二过渡金属氧化物层3b中的氧缺损捕获，所以电阻值增加。即使在仅由第二过渡金属氧化物层3b（即单层）构成电阻变化层3的情况下也能够发生电子的捕获。
进而，可知负电压脉冲的施加电压的振幅比Vtl变得更大时，其电阻值从第二高电阻状态RH1向低电阻状态RL减少。另外，在本实施方式中，所谓-Vtl1是与如下的施加电压对应，该施加电压为在对在第一高电阻状态RH的非易失性存储元件100使施加电压减少的情况下（使负电压的脉冲的施加电压的振幅增加的情况），电阻值从没有实质地变化的平的区域向电阻值增大的区域变化时的、开始的点的施加电压。
根据以上的情况，可知以正的电压脉冲使非易失性存储元件100的电阻状态从低电阻状态变化为高电阻状态之后，通过施加与用于从高电阻状态向低电阻状态变化的低电阻化阈值电压（图7中-Vtl）相比绝对值的小的适当的负电压脉冲（振幅比Vtl1大，比Vtl小的电压脉冲），从而能够使之向比通常的第一高电阻状态RH更加高电阻的第二高电阻状态RH1变化。在下面，将该负电压脉冲的第二高电阻状态RH1的写入称为高电阻稳定化写入。另外，高电阻稳定化写入有时也被称为第二高电阻化写入步骤。
根据以上，高电阻稳定化写入（使电阻变化层3成为高电阻状态的步骤）可如下表现。即，使电阻变化层3成为高电阻状态的步骤具有：基于第一电极1对第二电极2施加正的第二电压，使电阻变化层3成为比低电阻状态RL（电阻值RL）大的电阻值的高电阻状态（电阻值RH）的步骤；以及通过成为比电阻值RL大的电阻值RH的步骤施加正的第二电压之后，通过基于第一电极1对第二电极2施加比使电阻变化层3从高电阻状态向低电阻状态变化的阈值电压的绝对值小的负的第三电压，从而使电阻变化层3成为电阻值RH以上的示出电阻值RH1的高电阻状态的步骤。
在这里，第3电压是比在低电阻化阈值电压（图7中-Vtl）绝对值的小的适当的负电压脉冲。更具体地说，第3电压是振幅的绝对值比Vtl1大且比Vtl小的电压脉冲。另外，电压脉冲-Vtl1根据图7，也能够表现为从第一高电阻状态RH（电阻值RH）向第二高电阻状态RH1（电阻值RH1）电阻值开始增加的阈值电压。另外，该第3电压如后述，也可以在增大该脉冲宽度的情况下，使该振幅的绝对值进一步变小。
接着，对在作为本实施方式的非易失性存储元件100的写入方法的特征的高电阻稳定化写入的电压脉冲的电压值的范围是否存在脉冲宽度依赖性进行研究。并对其结果进行说明。
图8A～图8G是施加100次实施方式1涉及的高电阻化的写入方法（第一高电阻化写入后执行第二高电阻化写入），且高电阻稳定化写入电压脉冲的宽度为200ns时的电阻值的标准期望值分布的图表。同样，图9A～图9G是示出以实施方式1涉及的高电阻化的写入方法施加100次，且高电阻稳定化写入电压脉冲的宽度是1μs时的电阻值的标准期望值分布的图表。图10A～图10G是示出以实施方式1涉及的高电阻化的写入方法施加100次，且高电阻稳定化写入电压脉冲的宽度是10μs时的电阻值的标准期望值分布的图表。图11A～图11G是示出以实施方式1涉及的高电阻化的写入方法施加100次，且高电阻稳定化写入电压脉冲的宽度100μs时的电阻值的标准期望值分布的图表。图12A～图12G是示出实施方式1涉及的高电阻化的写入方法施加100次，且高电阻稳定化写入电压脉冲的宽度是1ms时的电阻值的标准期望值分布的图表。在各自的图中，横轴的电阻值是以log换算所表示。
具体地说，图8A～图8G、图9A～图9G、图10A～图10G、图11A～图11G以及图12A～图12G、是示出将1）负低电阻化写入电压脉冲（振幅V1、脉冲宽度200ns、以白四角表示施加后的电阻值）、2）正的第一高电阻化写入电压脉冲（条件:振幅V2、脉冲宽度200ns、以白三角表示施加后的电阻值）、3）负的高电阻稳定化写入电压脉冲（振幅V3，以黑四角表示施加后的电阻值）3个脉冲顺序地施加100次、各自施加后的电阻值的标准期望值分布的图表。另外，非易失性存储元件100的电阻值的测量，在各脉冲施加后对非易失性存储元件100施加正的读出电压Vread，检测流向非易失性存储元件100的电流，从而求出该电阻值。
在这里，高电阻稳定化写入电压脉冲的脉冲宽度，分别设为从图8A到图8G的200ns，从图9A到图9G的1μs，从图10A到图10G的10μs，从图11A到图11G的100μs，从图12A～图12G的1ms。
另外，在图8A、图9A、图10A、图11A在图12A中，分别将各自高电阻稳定化写入电压脉冲的振幅V3设为Va。在图8B、图9B、图10B、图11B以及图12B中，分别将高电阻稳定化写入电压脉冲的振幅V3设为Vb。同样，在图8C～图12C中设为V3=Vc，在图8D～图12D中设为V3=Vd，在图8E～图12E中设为V3=Ve，在图8F～图12F中设为V3=Vf，在图8G～图12G中设为V3=Vg。
在这里，Va、Vb、Vc、Vd、Ve、Vf、Vg各自具有的确定的电压，与Vtl1的关系按照表1所示。另外，图13是示出实施方式1涉及的各脉冲宽度和Vtl1、Vtl的值的关系的图。
如图13所示，因为脉冲宽度变得越大，Vtl1、Vtl的值变得越小，所以即使是相同的电压脉冲振幅，与Vtl1的关系也不相同。在图表1中，在各脉冲宽度的Vtl1值，如图13所示相互不同。
[表1]
Figure BDA00002706719100211
首先，看图8A～图8G时，可知在高电阻稳定化写入电压脉冲的脉冲宽度是200ns的情况下，负的高电阻稳定化写入电压脉冲的振幅V3是（Vtl1-0.2V）以上，Vtl1以下时，高电阻稳定化写入后的电阻值与第一高电阻化写入后的电阻值相比，该电阻值的分布几乎没有不同。另外，可知将高电阻稳定化写入电压脉冲的振幅V3设为（Vtl1+0.1V）以上且（Vtl1+0.2V）以下时，通过高电阻稳定化写入，在第一高电阻化写入后的电阻值的漂移中特别地改善电阻低的状态，成为更高电阻的状态。进而能够确认在较大设置高电阻稳定化写入电压脉冲的振幅V3而成为（Vtl1+0.3V）的情况下，因高电阻稳定化写入而使电阻值整体地增加。然而，高电阻稳定化写入电压脉冲的振幅V3是（Vtl1+0.4V）时，与高电阻化写入后相比呈现电阻值减少，且电阻值的分布的漂移变大。这可认为产生一部分低电阻化。
因此，在高电阻稳定化写入电压脉冲的脉冲宽度是200ns的情况下，该负的高电阻稳定化写入脉冲电压的振幅也可以设定为（Vtl1+0.1V）以上且（Vtl1+0.3V）以下。
其次，对图9A～图9G、图10A～图10G、图11A～图11G以及图12A～图12G也同样考察。
在高电阻稳定化写入电压脉冲的脉冲宽度为1μs的情况下（图9A～图9G），如根据图9B～图9E可知，能够知道高电阻稳定化写入脉冲电压的振幅V3在（Vtl1+0.05V）以上且为（Vtl1+0.25V）以下的情况下，通过施加高电阻稳定化写入电压脉冲-V3，与第一高电阻化写入后相比在高电阻侧能改善漂移，或能整体地使电阻增加。
在高电阻稳定化写入电压脉冲的脉冲宽度为10μs的情况下（图10A～图10G），如根据图10A～图10E可知，能够知道高电阻稳定化写入脉冲电压的振幅V3根据在（Vtl1+0.05V）以上且（Vtl1+0.35V）以下的情况下，通过施加高电阻稳定化写入电压脉冲-V3，与第一高电阻化写入后相比在高电阻侧能改善漂移，或能整体地使电阻增加。
另外，在高电阻稳定化写入电压脉冲的脉冲宽度为100μs的情况下（图11A～图11G），如根据图11A～图11D可知，能够知道高电阻稳定化写入脉冲电压的振幅V3在（Vtl1+0.1V）以上且（Vtl1+0.3V）以下的情况下，通过加高电阻稳定化写入电压脉冲-V3，与第一高电阻化写入后相比在高电阻侧能改善漂移，或能整体地使电阻增加。
高电阻稳定化写入电压脉冲的脉冲宽度是1ms的情况下（图12A～图12G），高电阻稳定化写入脉冲电压的振幅V3在（Vtl1+0.1V）以上且（Vtl1+0.3V）以下时，能够知道通过施加高电阻稳定化写入电压脉冲-V3，与第一高电阻化写入后相比在高电阻侧能改善漂移，或能能整体地使电阻增加。
如上所述，可知即使高电阻稳定化写入脉冲的脉冲宽度越大，高电阻稳定化写入脉冲的振幅越小，也具有高电阻状态的漂移改善的效果，能够认为高电阻状态的偏移改善的效果与向第二过渡金属氧化物层3b注入的电荷量存在关系。即，具有高电阻状态的漂移改善的效果的高电阻稳定化写入脉冲的振幅的下限值，也可以是高电阻稳定化写入脉冲的脉冲宽度越大值越小。
另一方面，关于低电阻状态的分布，可知即使在上述的某个的条件中也几乎没有变化。据此可知，与第一高电阻化写入后相比如果进行高电阻稳定化写入，在高电阻侧能改善第二高电阻状态的电阻值的漂移时，能够扩大电阻变化窗。
另外，根据图8A～图8G、图9A～图9G、图10A～图10G、图11A～图11G以及图12A～图12G，可知高电阻稳定化写入电压脉冲的脉冲宽度大的一方，即使高电阻稳定化写入脉冲电压的振幅小也能够在更高电阻的状态产生。但是，相反在高电阻稳定化写入电压脉冲的脉冲宽度大的情况下，因为低电阻化阈值电压的绝对值Vtl也变得低，所以无法使高电阻稳定化写入电压脉冲的振幅变得过高。该低电阻化阈值电压的绝对值Vtl由第一高电阻写入后的电阻值、进而低电阻状态的电阻值、第一高电阻化写入电压脉冲的条件、低电阻化写入电压脉冲的条件、以及第一、和第二过渡金属氧化物层的膜厚、组成等决定。
以上，根据本实施方式，能够实现可抑制高电阻状态的偏移、并能够最大确保电阻变化窗的电阻变化元件的写入方法。
具体地说，在对电阻变化元件实施了第一高电阻化写入时，即使成为电阻变化元件变化为未能充分地高电阻化的未高电阻状态的情况下，通过在第一高电阻化写入后实施用于高电阻稳定化的第二高电阻化写入（高电阻稳定化写入），从而也能够成为高电阻状态。由此，能够实现抑制高电阻状态的漂移、并在高电阻侧最大限度确保电阻变化的窗的电阻变化型非易失性存储元件的写入方法。
另外，在本实施方式中，例举以一次脉冲进行高电阻稳定化写入的例子进行了说明，但不限于此。如果选择脉适当的脉冲宽度和脉冲电压，也可以使用多个的脉冲进行高电阻化稳定性写入。例如，也可以以从振幅小的电压变为振幅大的电压的方式连续地变化。
另外，在本实施方式中，为了确认效果，对施加第一高电阻化写入电压脉冲后的电阻值进行了测量的情况进行了说明，但不限于此。例如，也可以连续地施加第一高电阻化写入电压脉冲和负的高电阻稳定化脉冲，在施加第一高电阻化写入电压脉冲电阻值后，测量电阻值，在电阻值不充分高的情况下，利用负的高电阻稳定化脉冲进行追加写入。
（变形例1）
在实施方式1中，对以下情况进行了说明：在施加第一高电阻化写入电压脉冲后，通过施加负的高电阻稳定化写入电压脉冲，从而进行向更高电阻的状态的写入，并以正的读出电压Vread进行了电阻测量（数据读出）。在这里，如果不是以正的电压而是以负电压进行数据读出（电阻测量），可认为负的数据读出能够兼带高电阻稳定化写入电压施加。因此，在本变形例中，通过进行负的读出电压的数据读出来代替用于高电阻稳定化的第二高电阻化写入来进行说明。
图14是示出对非易失性存储元件进行实施方式1的变形例涉及的写入方法时的电阻变化的图表。图15是示出对非易失性存储元件进行实施方式1的变形例涉及的写入方法时的电阻变化时的电阻值的标准期望值分布的图表。
在图14中，示出对图1示出的非易失性存储元件100，交互地施加正的高电阻化写入电压（振幅，V2），负的低电阻化写入电压（振幅V1）作为比低电阻化阈值电压-Vtl振幅小的读出电压-Vread时的电阻变化的情况。图14的横轴示出高电阻化写入电压或低电阻化写入电压的施加即的各电压脉冲施加的次数（脉冲数），纵轴示出非易失性存储元件100的电阻值。图15示出那时的电阻值的标准期望值分布。
另外，在这里作为电流控制元件20使用电阻值R的固定电阻。另外，对非易失性存储元件100施加的电压的脉冲宽度设为100ns。
另外，在图14及图15中，作为比较例子，以以往的写入方法施加正负交替脉冲，并一起示出比高电阻化阈值电压小的+Vread的正的电压进行电阻测量（数据读出）的情况的测量结果。在图14以及图15中，黑圆标记（●）示出读出电压为-Vread的本变形例的测量结果，白四角标记（□）示出读出电压作为+Vread的比较例的测量结果。
在图14、图15中，对读出电压是-Vread的本变形例的情况和比较电压是+Vread的比较例的情况进行对比时，可知在低电阻状态的电阻值几乎不变。与此相对，可知在高电阻状态的电阻值中，读出电压是-Vread的本变形例的情况的最小值Rmin3相对读出电压是+Vread的比较例的情况的最小值Rmin2成为数倍大。
能够认为这是因为是与读出动作同时发生以实施方式1说明的高电阻稳定化写入相同的变化。
根据以上，继续以第一电极1做为基准对第二电极2施加正的第二电压的第一高电阻化写入，通过利用负电压至少进行第一高电阻状态的读出，从而能够兼用使电阻变化层3成为更高电阻的状态（第二高电阻状态）的第二高电阻化写入。由此，如比较例，能得到比由正电压读出情况大的电阻变化窗，并能实现更稳定的动作。
（实施方式2）
在实施方式1中，为了使说明简单，例示存储单元做为1个的基本结构，但实际上实现将多个存储单元作为阵列状配置的非易失性存储装置，而能够实现本发明。在实施方式2中，对于该具体例进行说明。
图16是示出实施方式1涉及的非易失性存储装置具有具体的阵列结构的存储单元时的一个结构的框图。
如图16所示，在本实施方式涉及的非易失性存储装置300中，在半导体基板（未图示）上，具有存储器主体部301。该存储器主体部301具有存储单元阵列302、行选择电路·驱动器303、列选择电路304、用于进行信息写入的写入电路101、以及检测从存储单元阵列302中选择的存储单元的电阻值，并判断是数据“1”还是“0”的读出放大器102。另外，非易失性存储装置300还具有：电源控制电路308，生成为了向选择存储单元写入数据必要的多个的电源；地址输入电路309，接收从外部输入的地址信号；控制电路310，基于从外部输入的控制器信号，控制存储器主体部301的动作；以及数据输入输出电路307，进行输入输出数据的输入输出处理。
存储单元阵列302具有：在形成在半导体基板上与半导体基板表面大致平行的第一平面内向第一方向相互平行地延伸而形成的多个第一配线（图15的例子中是字线WL0、WL1、WL2、…。以下为了便于说明，称为“字线WL0、WL1、WL2、…”。）、在与第一平面平行的第二平面内中以向第二方向互相平行而延伸、且与第一配线立体交叉的方式而形成的多个第二配线（在图16的例子中，是位线BL0、BL1、BL2、…。以下为了便于说明，称为“位线BL0、BL1、BL2、…”）、以及这些的字线WL0、WL1、WL2、…和位线BL0、BL1、BL2、…的立体交叉点的每一个设置的存储单元M211、M212、M213、M221、M222、M223、M231、M232、M233（以下称为“存储单元M211、M212、…”）。各个存储单元M211、M212、…具有图1示出的存储单元（非易失性存储元件100），字线WL0、WL1、WL2、…与各个存储单元M211、M212、…包含的选择晶体管（以下，仅称为“晶体管”）T11、T12、T13、T21、T22、T23、T31、T32、T33、…（以下表示为“晶体管T11、T12、…）的栅极连接，位线BL0、BL1、BL2、…与各个存储单元M211、M212、…具有的存储单元105a的一端连接。
电阻变化元件10在存储单元M211、M212、…内作为非易失性存储元件进行动作。存储单元M211、M212、…由1个晶体管和1个电阻变化元件10构成，称为1T1R型存储单元。另外，存储单元阵列302具有与字线WL0、WL1、WL2、…平行配置的多个的板线PL0、PL1、PL2、…。板线PL0、PL1、PL2、…与各个的存储单元M211、M212、…具有的存储单元（非易失性存储元件100）的另一端连接。
另外，在这里板线与字线平行地配置，但也可以和位线和平行配置。另外，晶体管的源极线设置为对作为板线所连接的晶体管给予共同的电位的结构，但也可以作为具有与行选择电路/驱动器同样的结构的源极行选择电路/驱动器，以不同的电压（也包含极性）驱动被选择的源极线和未选择的源极线驱动的结构。
在这里，在存储单元M211、M212、…包含的非易失性存储元件如上所述，具有含有缺氧型的钽氧化物等的过渡金属氧化物的电阻变化层。更具体地说，存储单元M211、M212、…包含的非易失性存储元件具备图1示出的电阻变化元件10的作为下部电极的第一电极1、作为上部电极的第二电极2、以及电阻变化层3。
在图16的存储单元阵列302的选择晶体管T11、T12、T13、…以使用了n沟道的MOS晶体管为例表示。这些的晶体管T11、T12、T13…的漏极通过电阻变化型元件与位线BL0连接，晶体管T21、T22、T23、…的漏极通过电阻变化型元件与位线BL1连接，晶体管T31、T32、T33…的漏极通过电阻变化型元件与位线BL2连接。
另外，晶体管T11、T21、T31…的栅极与字线WL0连接，晶体管T12、T22、T32…的栅极与字线WL1连接，晶体管T13、T23、T33…的栅极与字线WL2连接。
进而，晶体管T11、T21、T31、…的源极与板线PL0连接，晶体管T12、T22、T32、…的源极与板线PL1连接，晶体管T13、T23、T33、…的源极与板线PL2连接。另外，上述的漏极和源极的关系，仅是说明上的方便而定义，当然也可以根据施加方向替换。
地址输入电路309在由控制电路310的控制下，从外部电路（未图示）取得地址信号，并基于该地址信号向行选择电路·驱动器303输出线起始地址信号，并且向列选择电路304输出列地址信号。在这里，地址信号是示出多个的存储单元M211、M212、…中选择的确定的存储单元的地址的信号。另外，线地址信号是地址信号所示出的地址中的线的地址的信号，列地址信号是地址信号示出的地址中的列的地址的信号。再者，行选择电路·驱动器303及列选择电路304构成从存储单元阵列302选择成为写入或读出的目标的、至少一个存储单元的选择电路。
控制电路310在信息的写入周期中，根据被输入到数据输入输出电路307的输入数据，向写入电路101输出指示施加写入用电压的写入信号。另一方面，在信息的读出周期中，控制电路310向读出放大器102和列选择电路304输出指示读出动作的读出信号。
行选择电路·驱动器303接收从地址输入电路309输出的线地址信号，按照该线地址信号，选择多个的字线WL0、WL1、WL2、…中的某个，对被选择的字线施加规定的电压。
另外，列选择电路304接收从地址输入电路309输出的列地址信号，根据该列地址信号，选择多个的位线BL0、BL1、BL2、…中的某个，对该被选择的位线，施加写入电压或读出电压。这时，根据输入方向，电源控制电路308生成地电位（GND，0V）或规定的施加电压（写入电压-V1、V2、-V3或读出电压Vread）选择性地输出，并且根据需要将电压设为可调。
写入电路101按照从控制电路310输出的写入指令，对全部的位线和板线施加规定的电位，对通过列选择电路304所选择的位线施加写入用电压的脉冲。
另外，读出放大器102是进行对选择上述的读出周期的存储单元的读出的读出电路的一个例子，通过施加的读出电压放电的时间差，判断为数据“1”或“0”。其结果得到的输出数据通过数据输入输出电路307，被输出到外电路。
以上，根据本发明可实现抑制低电阻侧的高电阻状态的漂移、并能最大限度确保电阻变化窗的电阻变化元件的写入方法。
以上，对于本发明涉及的非易失性存储元件的写入方法基于实施方式进行了说明，但本发明不限于这些的实施方式。在不超出本发明的主旨的范围内，对这些的实施方式施加本领域技术人员想到的各种变形而得到的变形例也包含于本发明中。
例如，电阻变化层3由第一过渡金属氧化物层3a、第二过渡金属氧化物层3b构成，其中第一过渡金属氧化物层3a，由作为缺氧型的过渡金属氧化物组成，第二过渡金属氧化物层3b由比第一过渡金属氧化物层3a缺氧度小的过渡金属氧化物构成，但不限于此。例如，也可以用铝（Al）代替过渡金属。即，电阻变化层3由第一金属氧化物层3a、第二金属氧化物层3b构成即可，其中，第一金属氧化物层3a由缺氧型的金属氧化物构成，第二金属氧化物层3b由比第一金属氧化物层3a缺氧度小的金属氧化物构成。例如，也可以通过由缺氧型的钽氧化物（TaOx）构成的第一金属氧化物层、和由比第一金属氧化物层缺氧度小的Al的氧化物（Al2O3）构成的第二金属氧化物层构成。
产业上的利用可能性
本发明的非易失性存储元件的写入方法作为用于个人计算机及携带型电话机等各种的电子设备的非易失性存储装置的写入方法等发挥作用。
标号说明
1，936  第一电极
2，932  第二电极
3，934  电阻变化层
3a    第一过渡金属氧化物层
3b    第二过渡金属氧化物层
10，930  电阻变化元件
20    电流控制元件
100，940  非易失性存储元件
300   非易失性存储装置
301   存储器主体部
302   存储单元阵列
303   驱动器
304   列选择电路
307   数据输入输出电路
308   电源控制电路
309   地址输入电路
310   控制电路
938   MOS晶体管

Claims (9)

1.一种电阻变化型非易失性存储元件的写入方法，是针对电阻变化型非易失性存储元件的数据写入方法，该电阻变化型非易失性存储元件具有：第一电极、第二电极、以及电阻变化层，其中，该电阻变化层介于所述第一电极以及所述第二电极之间，与所述第一电极和第二电极相接，根据在所述第一电极及所述第二电极之间施加电信号，能够在高电阻状态和低电阻状态这两个电阻状态可逆地变化，
所述电阻变化层由第一金属氧化物和第二金属氧化物的层叠结构所构成，其中，所述第一金属氧化物是由与所述第一电极相接的第一金属构成，所述第二金属氧化物是由与所述第二电极相接的的第二金属构成，
所述写入方法具有以下步骤：
通过以所述第一电极为基准对所述第二电极施加负的第一电压，从而使所述电阻变化层成为示出电阻值RL的所述低电阻状态的步骤；以及
使所述电阻变化层成为所述高电阻状态的步骤，
其中，使所述电阻变化层成为所述高电阻状态的步骤具有：
以所述第一电极为基准，对所述第二电极施加正的第二电压，而使所述电阻变化层的电阻值成为比所述电阻值RL大的电阻值RH的步骤；以及
在由成为比所述电阻值RL大的电阻值RH的步骤所施加所述正的第二电压之后，通过以所述第一电极为基准，对所述第二电极施加比使所述电阻变化层从所述高电阻状态向所述低电阻状态变化的阈值电压的绝对值小的负的第三电压，从而使所述电阻变化层成为示出所述电阻值RH以上的电阻值RH1的高电阻状态的步骤。
2.如权利要求1所述的电阻变化型非易失性存储元件的写入方法，
所述第一金属氧化物的缺氧度比所述第二金属氧化物的缺氧度大。
3.如权利要求2所述的电阻变化型非易失性存储元件的写入方法，
所述第二金属氧化物的电阻值比所述第一金属氧化物的电阻值大。
4.如权利要求2或3所述的电阻变化型非易失性存储元件的写入方法，
所述第一金属和所述第二金属分别是过渡金属。
5.如权利要求2至4任一项所述的电阻变化型非易失性存储元件的写入方法，
所述第一过渡金属和所述第二过渡金属是相同的金属。
6.如权利要求5所述的电阻变化型非易失性存储元件的写入方法，
所述第一金属和所述第二金属是钽。
7.如权利要求2至4任一项所述的电阻变化型非易失性存储元件的写入方法，
所述第一金属和所述第二金属是不同的金属，
所述第二金属的标准电极电位比所述第一金属的标准电极电位低。
8.如权利要求1至7任一项所述的电阻变化型非易失性存储元件的写入方法，
在使所述电阻变化层成为示出所述电阻值RH以上的电阻值RH1的所述高电阻状态的步骤中，通过使所述电阻变化层的电阻值成为比所述电阻值RL大的电阻值RH的步骤，施加在所述正的第二电压施加后的所述负的第三电压，使用施加的所述负的第三电压进行所述电阻变化型非易失性存储元件的数据的读出。
9.一种电阻变化型非易失性存储元件，具有：
第一电极；
第二电极；以及
电阻变化层，介于所述第一电极以及所述第二电极之间，与所述第一电极和第二电极相接，根据在所述第一电极及所述第二电极之间施加电信号，能够在高电阻状态和低电阻状态这两个电阻状态可逆地变化，
所述电阻变化层由第一金属氧化物和第二金属氧化物的层叠结构所构成，其中，所述第一金属氧化物是由与所述第一电极相接的第一金属构成，所述第二金属氧化物是由与所述第二电极相接的的第二金属构成，
所述电阻变化层具有：
以所述第一电极为基准，对所述第二电极施加负的第一电压，而变化为示出电阻值RL的所述低电阻状态的特性；以及
通过基于所述第一电极，对所述第二电极施加正的第二电压，从而使所述电阻变化层成为比所述所电阻值RL大的电阻值RH，在施加所述第二电压后，通过基于所述第一电极，对所述第二电极施加负的第三电压、即比使所述电阻变化层从所述高电阻状态向所述低电阻状态变化的阈值电压的绝对值小的所述第三电压，从而使所述电阻变化层变化为示出所述电阻值RH以上的电阻值RH1的所述高电阻状态的特性。
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