CN103035687A - 外基区下具有低电阻屏蔽层的双极晶体管及其制备方法 - Google Patents

Abstract

本发明公开一种外基区下具有低电阻屏蔽层的双极晶体管，为解决现有产品在外基区与集电区间有寄生电容耦合的问题而发明。本发明外基区下具有低电阻屏蔽层的双极晶体管包括硅外延层、局部氧化区、选择注入集电区、屏蔽结构、Si/SiGe/Si单晶外基区、本征基区Si/SiGe/Si外延层、多晶硅发射区、单晶发射区、Si/SiGe/Si多晶外基区、发射极金属电极以及基极金属电极。屏蔽结构包括屏蔽层和氧化硅层。本发明外基区下具有低电阻屏蔽层的双极晶体管及其制备方法采用低电阻屏蔽层有效地屏蔽了外基区与集电区间的寄生电容耦合，在保持现有技术优点的基础上进一步减小基极-集电极电容C_BC，从而进一步提高器件性能。

Description

外基区下具有低电阻屏蔽层的双极晶体管及其制备方法

技术领域

本发明涉及一种外基区下具有低电阻屏蔽层的双极晶体管及其制备方法。

背景技术

双极晶体管的基极电阻R_B和集电极-基极电容C_BC一直是制约器件高频性能进一步提高的主要寄生参数，其对器件高频性能指标的影响可用如下简化的表达式描述。

$f_{\max }=\sqrt{\frac{f_T}{8\mathrm{\π}{R}_B{C}_{\mathrm{BC}}}}$

其中，f_T和f_max分别表示器件的截止频率和最高振荡频率。

此外，R_B还是双极晶体管热噪声的主要来源。因此，为了提高器件的高频性能和改善器件的噪声性能，减小R_B和C_BC一直是双极晶体管器件与工艺优化的重要任务。其中为了减小C_BC，一方面，器件的外基区的主要部分一般都置于局部介质区(例如场氧化层)上以减小外基区与集电区的寄生耦合电容，另一方面，当前高性能的Si双极晶体管和SiGe异质结双极晶体管工艺已普遍采用了所谓的选择性注入集电区(SIC)技术，即通过光刻掩蔽离子注入的方法提高发射区窗口下面的局部集电区外延层中的杂质浓度，在提高f_T的同时仍能将总体的集电极-基极电容C_BC保持在较低的数值，从而达到综合优化f_T和f_max等高频性能指标的目的。

但现有产品在外基区与集电区间有寄生电容耦合，从而无法进一步地减小C_BC。

发明内容

为了克服上述的缺陷，本发明提供一种屏蔽外基区与集电区间寄生电容耦合的外基区下具有低电阻屏蔽层的双极晶体管制备方法。

为达到上述目的，一方面，本发明提供一种外基区下具有低电阻屏蔽层的双极晶体管，所述晶体管包括第一导电类型的硅外延层，位于所述硅外延层内的局部氧化区和第一导电类型选择注入集电区，位于所述硅外延层和所述局部氧化区上方的屏蔽结构、Si/SiGe/Si单晶外基区和本征基区Si/SiGe/Si外延层，位于本征基区Si/SiGe/Si外延层上的第一导电类型重掺杂多晶硅发射区，位于本征基区Si/SiGe/Si外延层内且对应所述多晶硅发射区的第一导电类型重掺杂单晶发射区，位于所述屏蔽结构上的Si/SiGe/Si多晶外基区，连接所述多晶硅发射区的发射极金属电极，以及连接所述Si/SiGe/Si多晶外基区的基极金属电极；所述屏蔽结构包括屏蔽层和位于所述屏蔽层上下两侧的氧化硅层。

另一方面，本发明提供一种外基区下具有低电阻屏蔽层的双极晶体管制备方法，其特征在于，所述方法包括下述步骤：

2.1在衬底上制备第一导电类型的硅外延层，在硅外延层中的部分区域内形成局部氧化区12，形成局部氧化区12后剩余的硅外延层区域成为硅集电区10；

2.2在所得结构上淀积第一氧化硅层14，在所述第一氧化硅层14上制备低电阻屏蔽层16；所述屏蔽层16为利用淀积或溅射方法形成的低电阻金属层，或者为低电阻重掺杂多晶硅层，该屏蔽层的薄层电阻小于30欧姆/方；

2.3光刻、刻蚀低电阻屏蔽层16的中间部分，刻蚀停止在第一氧化硅层14上面，形成第一窗口18；

2.4在所得结构上淀积第二氧化硅层20；

2.5光刻、刻蚀去除第二氧化硅层20和第一氧化硅层14的中间部分，在第一窗口18内部形成第二窗口22；刻蚀停止在硅集电区10上面；利用一次或者多次光刻掩蔽的离子注入在硅集电区10内形成第一导电类型的选择注入集电区23；

2.6在第二窗口22底部露出的硅集电区10表面上生长本征基区Si/SiGe/Si外延层24，同时在第一氧化硅层14露出的侧壁、以及第二氧化硅层20的侧壁和表面上淀积Si/SiGe/Si多晶层26；

2.7在所得结构上淀积发射区窗口介质层28；

2.8光刻、刻蚀所述发射区窗口介质层28的中间部分，在第二窗口22内形成发射区窗口30，并露出本征基区Si/SiGe/Si外延层24；

2.9在所得结构上形成第一导电类型重掺杂多晶硅层32；

2.10利用光刻工艺在光刻胶34的掩蔽下去除部分多晶硅层32和发射区窗口介质层28，刻蚀停止在本征基区Si/SiGe/Si外延层24和Si/SiGe/Si多晶层26的表面；剩余的多晶硅层32形成第一导电类型重掺杂多晶硅发射区33；

2.11在光刻胶34掩蔽下对Si/SiGe/Si多晶层26和本征基区Si/SiGe/Si外延层24进行第二导电类型重掺杂离子注入，在本征基区Si/SiGe/Si外延层24内形成第二导电类型重掺杂Si/SiGe/Si单晶外基区36，同时Si/SiGe/Si多晶层26成为第二导电类型重掺杂Si/SiGe/Si多晶外基区27；

2.12去掉光刻胶34；使得多晶硅发射区33中杂质发生外扩散，在本征基区Si/SiGe/Si外延层24内形成第一导电类型重掺杂单晶发射区38；

2.13淀积孔介质40，孔刻蚀，金属溅射和刻蚀形成发射极金属电极42和基极金属电极44，完成器件制备。

特别是，步骤2.1中通过挖浅槽再填充介质材料的办法或局部氧化的方法在硅外延层中的部分区域内形成局部氧化区12。

特别是，步骤2.1中局部氧化区12材料为氧化硅。

特别是，步骤2.2中采用原位掺杂淀积或先淀积再采用剂量大于10¹⁴cm^-2的离子注入的方法形成重掺杂多晶硅层。

特别是，步骤2.6中利用图形外延方法同时生长本征基区Si/SiGe/Si外延层24和Si/SiGe/Si多晶层26。

特别是，步骤2.9中通过原位掺杂淀积或者先淀积再采用剂量大于10¹⁴cm^-2的离子注入的方法形成第一导电类型重掺杂多晶硅层。

特别是，步骤2.12中利用热推进工艺或者快速热退火工艺使得多晶硅发射区33中杂质发生外扩散。

本发明外基区下具有低电阻屏蔽层的双极晶体管在多晶外基区和局部氧化区以及硅集电区之间引入一层低电阻屏蔽层，低电阻屏蔽层采用金属或者重掺杂多晶硅等低电阻材料制成。低电阻屏蔽层有效地屏蔽了外基区与集电区间的寄生电容耦合，减小了基极-集电极电容C_BC。

本发明外基区下具有低电阻屏蔽层的双极晶体管制备方法实现了本发明外基区下具有低电阻屏蔽层的双极晶体管，所得到的产品在保持现有技术优点的基础上能够进一步减小C_BC，从而进一步提高器件的频率响应和速度等方面的性能。

附图说明

图1～图12为本发明优选实施例结构示意图。

具体实施方式

下面结合说明书附图和优选实施例对本发明做详细描述。

优选实施例一：如图1所示，在衬底(图中未画出)上制备第一导电类型的轻掺杂硅外延层。为了减小基区与集电区之间的电容C_BC，通过挖浅槽再填充介质材料的办法在硅外延层中的部分区域内形成局部氧化区12。局部氧化区12材料为氧化硅。形成局部氧化区12之后剩余的第一导电类型硅外延层区域成为硅集电区10。

如图2所示，在所得结构上淀积第一氧化硅层14，然后溅射金属铝形成金属层。

如图3所示，利用光刻、刻蚀方法刻掉金属层的中间部分，刻蚀停止在第一氧化硅层14上面，形成第一窗口18和低电阻屏蔽层16。

如图4所示，在所得结构上淀积第二氧化硅层20。

如图5所示，利用光刻、刻蚀方法先后刻掉第二氧化硅层20和第一氧化硅层14的中间部分，刻蚀停止在硅集电区10上面，在第一窗口18内部再形成第二窗口22。利用一次光刻掩蔽的离子注入形成第一导电类型的选择注入集电区(SIC)23。

如图6所示，利用图形外延方法在第二窗口22底部露出的硅集电区10表面上生长本征基区Si/SiGe/Si外延层24，同时在第一氧化硅层14露出的侧壁、以及第二氧化硅层20的侧壁和表面上淀积Si/SiGe/Si多晶层26。

如图7所示，在所得结构上淀积发射区窗口介质层28。

如图8所示，利用光刻、刻蚀方法刻掉发射区窗口介质层28的中间部分，在第二窗口22内形成发射区窗口30，并露出下面的本征基区Si/SiGe/Si外延层24。

如图9所示，通过原位掺杂淀积的方法在所得结构上形成第一导电类型重掺杂多晶硅层32。

如图10所示，通过光刻工艺先后刻蚀掉多晶硅层32和发射区窗口介质层28未被光刻胶34掩蔽的部分，并使刻蚀停止在本征基区Si/SiGe/Si外延层24和Si/SiGe/Si多晶层26的表面，形成第一导电类型重掺杂多晶硅发射区33。刻蚀后保留光刻胶34。

如图11所示，在光刻胶34掩蔽下进行外基区离子注入，将Si/SiGe/Si多晶层26转化为第二导电类型重掺杂Si/SiGe/Si多晶外基区，在本征基区Si/SiGe/Si外延层24内形成第二导电类型重掺杂Si/SiGe/Si单晶外基区36，同时Si/SiGe/Si多晶层26成为第二导电类型重掺杂Si/SiGe/Si多晶外基区27。

如图12所示，去掉光刻胶34。利用热推进工艺使得多晶硅发射区33中杂质发生外扩散，在本征基区Si/SiGe/Si外延层24内形成第一导电类型重掺杂单晶发射区38。采用通常的半导体集成电路后道工艺完成器件制备，包括孔介质40淀积和孔刻蚀、金属溅射和刻蚀形成发射极金属电极42和基极金属电极44。将低电阻屏蔽层16连接固定电压以达到屏蔽目的。

优选实施例二：如图1所示，在衬底(图中未画出)上制备第一导电类型的轻掺杂硅外延层。为了减小基区与集电区之间的电容C_BC，通过局部氧化的方法在硅外延层中的部分区域内形成局部氧化区12。形成局部氧化区12之后剩余的第一导电类型硅外延层区域成为硅集电区10。

如图2所示，在所得结构上淀积第一氧化硅层14，然后采用原位掺杂淀积的方法形成低电阻重掺杂多晶硅层。

如图3所示，利用光刻、刻蚀方法刻掉重掺杂多晶硅层的中间部分，刻蚀停止在第一氧化硅层14上面，形成第一窗口18和低电阻屏蔽层16。

如图4所示，在所得结构上淀积第二氧化硅层20。

如图5所示，利用光刻、刻蚀方法先后刻掉第二氧化硅层20和第一氧化硅层14的中间部分，刻蚀停止在硅集电区10上面，在第一窗口18内部再形成第二窗口22。利用多次光刻掩蔽的离子注入形成第一导电类型的选择注入集电区(SIC)23。

如图6所示，利用图形外延方法在第二窗口22底部露出的硅集电区10表面上生长本征基区Si/SiGe/Si外延层24，同时在第一氧化硅层14露出的侧壁、以及第二氧化硅层20的侧壁和表面上淀积Si/SiGe/Si多晶层26。

如图7所示，在所得结构上淀积发射区窗口介质层28。

如图8所示，利用光刻、刻蚀方法刻掉发射区窗口介质层28的中间部分，在第二窗口22内形成发射区窗口30，并露出下面的本征基区Si/SiGe/Si外延层24。

如图9所示，通过先淀积再采用剂量大于10¹⁴cm^-2的离子注入的方法在所得结构上形成第一导电类型重掺杂多晶硅层32。

如图10所示，通过光刻工艺先后刻蚀掉多晶硅层32和发射区窗口介质层28未被光刻胶34掩蔽的部分，并使刻蚀停止在本征基区Si/SiGe/Si外延层24和Si/SiGe/Si多晶层26的表面，形成第一导电类型重掺杂多晶硅发射区33。刻蚀后保留光刻胶34。

如图11所示，在光刻胶34掩蔽下进行外基区离子注入，将Si/SiGe/Si多晶层26转化为第二导电类型重掺杂Si/SiGe/Si多晶外基区，在本征基区Si/SiGe/Si外延层24内形成第二导电类型重掺杂Si/SiGe/Si单晶外基区36，同时Si/SiGe/Si多晶层26成为第二导电类型重掺杂Si/SiGe/Si多晶外基区27。

如图12所示，去掉光刻胶34。利用快速热退火工艺使得多晶硅发射区33中杂质发生外扩散，在本征基区Si/SiGe/Si外延层24内形成第一导电类型重掺杂单晶发射区38。采用通常的半导体集成电路后道工艺完成器件制备，包括孔介质40淀积和孔刻蚀、金属溅射和刻蚀形成发射极金属电极42和基极金属电极44。将低电阻屏蔽层16连接固定电压以达到屏蔽目的。

需要说明的是，考虑到本发明对集电极引出方式没有任何限制，因此在以上发明内容和以下具体实施方案工艺流程图中均未演示集电区的引出电极。实际上，如果衬底(图中未画出)是重掺杂的第一导电类型的Si晶圆的话，集电极可从重掺杂的衬底背面引出；如果衬底是第二导电类型的Si晶圆的话，则集电极可通过在第二导电类型衬底上面形成第一导电类型的重掺杂埋层及重掺杂集电极引出区等常规工艺，最终利用金属连线从晶圆正面引出。

以上，仅为本发明的较佳实施例，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求所界定的保护范围为准。

Claims (8)

1.一种外基区下具有低电阻屏蔽层的双极晶体管，其特征在于：所述晶体管包括第一导电类型的硅外延层，位于所述硅外延层内的局部氧化区和第一导电类型选择注入集电区，位于所述硅外延层和所述局部氧化区上方的屏蔽结构、Si/SiGe/Si单晶外基区和本征基区Si/SiGe/Si外延层，位于本征基区Si/SiGe/Si外延层上的第一导电类型重掺杂多晶硅发射区，位于本征基区Si/SiGe/Si外延层内且对应所述多晶硅发射区的第一导电类型重掺杂单晶发射区，位于所述屏蔽结构上的Si/SiGe/Si多晶外基区，连接所述多晶硅发射区的发射极金属电极，以及连接所述Si/SiGe/Si多晶外基区的基极金属电极；所述屏蔽结构包括屏蔽层和位于所述屏蔽层上下两侧的氧化硅层。

2.一种外基区下具有低电阻屏蔽层的双极晶体管制备方法，其特征在于，所述方法包括下述步骤：

2.1在衬底上制备第一导电类型的硅外延层，在硅外延层中的部分区域内形成局部氧化区(12)，形成局部氧化区(12)后剩余的硅外延层区域成为硅集电区(10)；

2.2在所得结构上淀积第一氧化硅层(14)，在所述第一氧化硅层(14)上制备低电阻屏蔽层(16)；所述屏蔽层(16)为利用淀积或溅射方法形成的低电阻金属层，或者为低电阻重掺杂多晶硅层，该屏蔽层的薄层电阻小于30欧姆/方；

2.3光刻、刻蚀低电阻屏蔽层(16)的中间部分，刻蚀停止在第一氧化硅层(14)上面，形成第一窗口(18)；

2.4在所得结构上淀积第二氧化硅层(20)；

2.5光刻、刻蚀去除第二氧化硅层(20)和第一氧化硅层(14)的中间部分，在第一窗口(18)内部形成第二窗口(22)；刻蚀停止在硅集电区(10)上面；利用一次或者多次光刻掩蔽的离子注入在硅集电区(10)内形成第一导电类型的选择注入集电区(23)；

2.6在第二窗口(22)底部露出的硅集电区(10)表面上生长本征基区Si/SiGe/Si外延层(24)，同时在第一氧化硅层(14)露出的侧壁、以及第二氧化硅层(20)的侧壁和表面上淀积Si/SiGe/Si多晶层(26)；

2.7在所得结构上淀积发射区窗口介质层(28)；

2.8光刻、刻蚀所述发射区窗口介质层(28)的中间部分，在第二窗口(22)内形成发射区窗口(30)，并露出本征基区Si/SiGe/Si外延层(24)；

2.9在所得结构上形成第一导电类型重掺杂多晶硅层(32)；

2.10利用光刻工艺在光刻胶(34)的掩蔽下去除部分多晶硅层(32)和发射区窗口介质层(28)，刻蚀停止在本征基区Si/SiGe/Si外延层(24)和Si/SiGe/Si多晶层(26)的表面；剩余的多晶硅层(32)形成第一导电类型重掺杂多晶硅发射区(33)；

2.11在光刻胶(34)掩蔽下对Si/SiGe/Si多晶层(26)和本征基区Si/SiGe/Si外延层(24)进行第二导电类型重掺杂离子注入，在本征基区Si/SiGe/Si外延层(24)内形成第二导电类型重掺杂Si/SiGe/Si单晶外基区(36)，同时Si/SiGe/Si多晶层(26)成为第二导电类型重掺杂Si/SiGe/Si多晶外基区(27)；

2.12去掉光刻胶(34)；使得多晶硅发射区(33)中杂质发生外扩散，在本征基区Si/SiGe/Si外延层(24)内形成第一导电类型重掺杂单晶发射区(38)；

2.13淀积孔介质(40)，孔刻蚀，金属溅射和刻蚀形成发射极金属电极(42)和基极金属电极(44)，完成器件制备。

3.根据权利要求2所述的外基区下具有低电阻屏蔽层的双极晶体管制备方法，其特征在于，步骤2.1中通过挖浅槽再填充介质材料的办法或局部氧化的方法在硅外延层中的部分区域内形成局部氧化区(12)。

4.根据权利要求2所述的外基区下具有低电阻屏蔽层的双极晶体管制备方法，其特征在于，步骤2.1中局部氧化区(12)材料为氧化硅。

5.根据权利要求2所述的外基区下具有低电阻屏蔽层的双极晶体管制备方法，其特征在于，步骤2.2中采用原位掺杂淀积或先淀积再采用剂量大于10¹⁴cm^-2的离子注入的方法形成重掺杂多晶硅层。

6.根据权利要求2所述的外基区下具有低电阻屏蔽层的双极晶体管制备方法，其特征在于，步骤2.6中利用图形外延方法同时生长本征基区Si/SiGe/Si外延层(24)和Si/SiGe/Si多晶层(26)。

7.根据权利要求2所述的外基区下具有低电阻屏蔽层的双极晶体管制备方法，其特征在于，步骤2.9中通过原位掺杂淀积或者先淀积再采用剂量大于10¹⁴cm^-2的离子注入的方法形成第一导电类型重掺杂多晶硅层。

8.根据权利要求2所述的外基区下具有低电阻屏蔽层的双极晶体管制备方法，其特征在于，步骤2.12中利用热推进工艺或者快速热退火工艺使得多晶硅发射区(33)中杂质发生外扩散。

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