CN103022000A - 平面电感器及其制造方法、半导体器件及其制造方法 - Google Patents

Abstract

一种半导体技术领域的平面电感器及其制造方法、半导体器件及其制造方法。所述平面电感器包括：多个金属层，相邻两个所述金属层之间为介质层，金属层之间通过金属栓塞电连接，金属栓塞位于介质层中，至少除底层金属层外的金属层的材料与金属栓塞的材料相同且都为铝或铝铜合金。所述半导体器件包括：半导体衬底和位于所述半导体衬底上的平面电感器。本发明可以得到高品质因子Q的平面电感器，且其制造成本比较低。

Description

平面电感器及其制造方法、半导体器件及其制造方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种平面电感器及其制造方法、半导体器件及其制造方法。

背景技术

在CMOS射频集成电路(RFIC)的发展中，最为迫切的和最困难的是要发展高性能的新器件和新单元电路，它们是实现单片CMOS集成射频前端的基础。平面电感(Planar Inductor)器作为射频集成电路中的关键元件，是电路中最难设计和掌握的元件，它的性能参数直接影响着射频集成电路的性能。片上电感器能实现射频集成电路中电感的集成化。

片上平面电感器大多通过金属薄膜在硅衬底上绕制而成，相对于传统的线绕电感，片上平面电感器具有成本低、易于集成、噪声小和功耗低的优点，更重要的是能与现今的CMOS工艺兼容。近年来随着移动通信向微型化、低功耗化发展，对制作与CMOS工艺兼容的高品质片上无源器件的研究也越来越多。

平面电感器中的寄生效应，如衬底的寄生电容、寄生电阻、金属导体的寄生电容、寄生电阻以及由于涡流损耗等效应而形成的寄生电阻等，都将会对电感器的性能产生影响。现有技术通过形成渐变的金属线宽及金属间距的平面螺旋电感器来降低平面电感器中的导体损耗。

在公开号为US20100141369A1的美国专利申请和专利号为5760456的美国专利中还可以发现更多与上述技术方案相关的信息。

在现有技术中，电感器的形成工艺通常包括：提供半导体基底，所述半导体基底包括绝缘介质层；在所述绝缘介质层上形成一定厚度的金属层；图案化金属层，形成金属线圈，所述金属线圈呈螺旋状分布。在专利号为94113747.3的中国专利文件中还可以发现更多有关电感元件的形成工艺的相关的技术方案信息。现有技术的电感器里，典型的方法是以铝(Al)用作金属化薄层，由它来形成电感器的螺旋状。

电感器的一项指标是品质因子(Quality Factor，以下简称Q)，品质因子Q的定义是：储存于电感器中的能量和每一振荡周期损耗能量的比值，电感器的品质因子Q越高，电感器的损耗越低、效率越高。集成电路的品质因子Q受到衬底本身寄生损失的限制，这种损失包括通过电感器本身金属层的高电阻。因此，为了达到高品质因子Q，电感器里的电阻应尽量小。减小电感器中电阻的一种技术是增加用来制造电感器的金属的厚度。为达到此目的，现有技术是将电感器布置在半导体衬底的顶层，这里金属化层比较厚，而且可以进一步的使其平面化。同时，将电感器布置得与衬底相距尽量远，以便减小由于与衬底相互作用而形成的至衬底之间的电容。尽管如此，这种结构并不能获得高的品质因子Q，而且它也没有优化降低电阻的能力。

像前面提到的，在现有技术的电感器里，铝金属化层被用来形成螺旋状形态。铝的使用可以加大电感器的电阻。例如，电感器可以包括多层铝层，各铝层之间通过金属栓塞进行电连接。现有技术用于连接铝层的金属栓塞的材料都为钨(W)。然而，在形成电感器时并不希望使用钨，因为钨的电阻比较大，这将减小了使用了钨的电感器的品质因子Q和总体效率。此外，由于钨的应力比较大，因此钨通孔的直径一般很小，现有技术中钨通孔的直径不大于2微米，这使得采用钨的电感器里的金属厚度不能显著增加。考虑到集肤效应，具有高品质因子Q的电感器的关键就是制造电阻低且直径大的通孔。

为了得到高品质因子Q的电感器，现有技术的电感器还可以包括多层铜层，即采用铜(Cu)作为金属化薄层，由它来形成电感器的螺旋状。此时，各铜层之间通过铜材料的金属栓塞进行电连接。但是由于铜的成本高，且铜的制造工艺复杂，因此此种方案的制造成本很高。

综上所述，需要一种在标准互连金属化结构里制作电感器的方法，同时也需要具有高品质因子Q的电感器结构。此外，还希望电感器的制造成本比较低。

发明内容

本发明解决的问题是提供一种平面电感器及其制造方法、半导体器件及其制造方法，以得到高品质因子Q的平面电感器，且其制造成本比较低。

为解决上述问题，本发明提供了一种平面电感器，包括：多个金属层，相邻两个所述金属层之间为介质层，所述金属层之间通过金属栓塞电连接，所述金属栓塞位于所述介质层中，至少除底层金属层外的所述金属层的材料与所述金属栓塞的材料相同且都为铝或铝铜合金。

可选地，所述底层金属层的材料为铝、银、铬、钼、镍、钯、铂、钛、钽和铜中的一种或多种。

可选地，所述金属栓塞的深宽比小于或等于1。

可选地，所述金属栓塞的直径大于或等于3微米。

可选地，至少除底层金属层之外的所述金属层的厚度大于或等于3微米。

可选地，所述金属栓塞的深度小于或等于3微米。

为了解决上述问题，本发明还提供了一种半导体器件，包括：半导体衬底和位于所述半导体衬底上的上述平面电感器。

相应的，本发明还提供了一种平面电感器的制造方法，包括：

提供第一介质层，所述第一介质层的底部包括图案化的底层金属层；

以所述底层金属层为停止层，刻蚀所述第一介质层，在所述第一介质层中形成第一层通孔；

形成第一铝层或铝铜合金层，所述第一铝层或铝铜合金层填充所述第一层通孔以形成第一层金属栓塞，所述第一铝层或铝铜合金层还覆盖所述第一介质层；

对所述第一介质层上的第一铝层或铝铜合金层进行图案化处理，以形成第一金属层。

可选地，所述第一层通孔的深宽比小于或等于1。

可选地，所述第一层通孔的直径大于或等于3微米。

可选地，所述第一铝层或铝铜合金层的厚度大于或等于3微米。

可选地，所述第一层通孔的深度小于或等于3微米。

相应的，本发明还提供了一种半导体器件的制造方法，包括：提供半导体衬底；采用上述方法在所述半导体衬底上形成平面电感器。

与现有技术相比，本发明具有以下优点：

1)平面电感器中除底层金属层外的金属层的材料与金属栓塞的材料相同且都为铝或铝铜合金，与现有技术中钨材料的金属栓塞相比，铝或铝铜合金的电阻远小于钨的电阻；且铝或铝铜合金的应力比较小，因此铝或铝铜合金的通孔的直径可以比较大，从而提高了电感器的品质因子Q和总体效率。

2)制造平面电感器的过程中只需一次铝或铝铜合金的沉积就可以同时形成一层金属层和一层金属栓塞，与现有技术中形成钨材料的金属栓塞或铜材料的金属栓塞相比，工艺步骤被简化，且降低了制造成本。

附图说明

图1是本发明实施例的平面电感器的剖面结构示意图；

图2是图1的俯视结构示意图；

图3是本发明实施例的平面电感器的制造方法的流程示意图；

图4至图6是本发明实施例的平面电感器的制造方法的示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

正如背景技术所述，现有技术中平面电感器分两种：一种是采用铝金属层和钨材料的金属栓塞，但因为钨的电阻比较大且钨通孔的直径比较小，因此导致采用钨的电感器的品质因子Q很低；另一种是采用铜金属层和铜材料的金属栓塞，但此时平面电感器的制造工艺很复杂，成本较高。

为了克服上述缺陷，本发明提供了一种平面电感器及其制造方法、半导体器件及其制造方法，其中：平面电感器中除底层金属层外的金属层的材料与金属栓塞的材料相同且都为铝或铝铜合金，与现有技术中钨材料的金属栓塞相比，铝或铝铜合金的电阻远小于钨的电阻，且铝或铝铜合金的应力比较小，因此铝或铝铜合金的通孔的直径可以比较大，从而提高了电感器的品质因子Q和总体效率；制造平面电感器的过程中只需一次铝或铝铜合金的沉积就可以同时形成一层金属层和一层金属栓塞，与现有技术中形成钨材料的金属栓塞或铜材料的金属栓塞的技术相比，工艺步骤被简化，且降低了制造成本。

为了使本领域的技术人员可以更好的理解本发明，下面结合附图详细说明本发明的具体实施方式。

本发明具体实施方式提供的平面电感器包括：多个金属层，相邻两个所述金属层之间为介质层，所述金属层之间通过金属栓塞电连接，所述金属栓塞位于所述介质层中，至少除底层金属层外的所述金属层的材料与所述金属栓塞的材料相同且都为铝或铝铜合金。

为了简单起见，以下就以包括两个金属层的平面电感器为例进行说明，但其不应该限制本发明的保护范围。在本发明的其他实施例中，所述平面电感器还可以包括三个金属层及三个以上金属层。

图1所示为本实施例平面电感器的剖面结构示意图。参见图1所示，所述平面电感器包括：

图案化的底层金属层100；

覆盖所述底层金属层100的第一层介质层200，所述第一层介质层200的下表面与所述底层金属层100的下表面齐平；

位于所述底层金属层100上的金属栓塞300，所述金属栓塞300位于所述第一层介质层200中，且所述金属栓塞300的上表面与所述第一层介质层200的上表面齐平；

图案化的顶层金属层400，位于所述金属栓塞300上，通过所述金属栓塞300实现所述顶层金属层400与所述底层金属层100的电连接；

所述顶层金属层400和所述金属栓塞300的材料相同，且都是铝或铝铜合金。

所述底层金属层100的材料可以为铝、银、铬、钼、镍、钯、铂、钛、钽或者铜，或者为铝、银、铬、钼、镍、钯、铂、钛、钽或者铜的合金。本具体实施方式对于底层金属层100的材料没有限制。优选地，所述底层金属层100的材料为铝，从而可以进一步降低生产成本。

所述底层金属层100的厚度范围可以包括0.5微米～4微米，如：0.5微米、2微米或4微米等。

所述第一介质层200为层间介质层(Inter-Metal Dielectric，ILD)，需要特别指出的是，所述第一介质层200可以是单一覆层，也可以是多层堆叠结构。所述第一介质层200的材料可以为氧化硅、氮化硅、氮氧化硅中任一种或其任意组合构成。所述第一介质层200还可以由低介电常数材料构成，比如为掺碳氧化硅等材料构成。具体地，所述第一介质层200的材料通常选自SiO₂或者掺杂的SiO₂，例如USG(Undoped Silicon Glass，没有掺杂的硅玻璃)、BPSG(Borophosphosilicate Glass，掺杂硼磷的硅玻璃)、BSG(BorosilicateGlass，掺杂硼的硅玻璃)、PSG(Phosphosilitcate Glass，掺杂磷的硅玻璃)等。

为了保证平面电感器制造过程中，铝或铝铜合金能顺利的填充第一介质层200中的通孔以形成金属栓塞300，所述金属栓塞300的深宽比可以小于或等于1。优选地，所述金属栓塞300的深宽比小于或等于三分之二。具体地，所述金属栓塞300的深宽比可以为1、三分之二、二分之一、三分之一等。

进一步地，所述金属栓塞300的侧壁还可以包括阻挡层(图中未示出)，以保证金属栓塞300的材料不会扩散至第一介质层200中。

为了增大金属栓塞300的面积，所述金属栓塞300的直径可以大于或等于3微米，如：3微米、5微米或10微米等。

为了提高平面电感器的品质因子Q，所述顶层金属层400的厚度可以大于或等于3微米，如：3微米、5微米或20微米等。需要说明的是，当平面电感器包括三个或三个以上的金属层时，则至少除底层金属层之外的其余金属层的厚度都可以大于或等于3微米。

所述金属栓塞300的深度可以小于或等于3微米，如：3微米、2微米或1微米等。

进一步地，所述顶层金属层400的上表面还可以包括钝化层(图中未示出)，所述钝化层中还包括引出电极，所述钝化层可以为氧化硅，其对于本领域的技术人员是熟知的，故在此不再赘述。

所述平面电感器可以为对称螺旋结构。具体地，所述平面电感器的横截面形状可以是圆形、矩形、多边形等。圆形或矩形螺旋电感因其结构简单，易于实现，故较为常见。多边形平面电感器改善了矩形电感器的某些性能，如电流突变等，常以六边形和八边形出现的较多。此外还有折线形平面电感器等。需要说明的是，本具体实施方式不改变平面电感器的结构，现有技术中的平面电感器结构都不脱离本发明的精神。

作为一个具体的实现方式，图2为图1所示为平面电感器的俯视结构示意图。参见图2所示，所述平面电感器为对称结构且包括底层金属层100和顶层金属层400，其中：第一金属栓塞610和第二金属栓塞620用于将两个金属层电性连接，第一端口510和第二端口520分别用于信号的输入和输出。

在本发明的另一个实施例中，平面电感器包括三个金属层，分别为：

图案化的底层金属层；

覆盖所述底层金属层的第一层介质层，所述第一层介质层的下表面与所述底层金属层的下表面齐平；

位于所述底层金属层上的第一层金属栓塞，所述第一层金属栓塞位于所述第一层介质层中，且所述第一层金属栓塞的上表面与所述第一层介质层的上表面齐平；

图案化的中间金属层，位于第一层金属栓塞上，通过第一层金属栓塞实现中间金属层与所述底层金属层之间的电连接；

覆盖所述中间金属层的第二层介质层，所述第二层介质层的下表面与所述中间金属层的下表面齐平；

位于所述中间金属层上的第二层金属栓塞，所述第二层金属栓塞位于所述第二层介质层中，且所述第二层金属栓塞的上表面与所述第二层介质层的上表面齐平；

图案化的顶层金属层，位于第二层金属栓塞上，通过第二层金属栓塞实现顶层金属层与中间金属层之间的电连接；

所述中间金属层、顶层金属层、第一层金属栓塞和第二层金属栓塞的材料相同，且都是铝或铝铜合金。

上述平面电感器中除底层金属层外的金属层的材料与金属栓塞的材料相同且都为铝或铝铜合金，与现有技术中钨材料的金属栓塞相比，铝或铝铜合金的电阻远小于钨的电阻，且铝或铝铜合金的通孔的直径可以比较大，从而提高了电感器的品质因子Q和总体效率。

相应地，本实施方式还提供了一种包括上述平面电感器的半导体器件，所述半导体器件包括：所述平面电感器和半导体衬底，所述平面电感器位于所述半导体衬底上。

在半导体工艺中，作为无源器件的平面电感器一般制作于最上层，以与半导体衬底之间进行隔离，因此在平面电感器的下层还可能形成有其他器件，比如电容、电阻、MOS晶体管和互连结构等，即所述半导体衬底可以包括器件，也可以不包括器件，此处为了简化说明，加以省略，在此不应过多限制本发明的保护范围。

具体的，所述半导体衬底可以为多层基片(例如，具有覆盖电介质和金属膜的硅衬底)、分级基片、绝缘体上硅基片、外延硅基片、部分处理的基片(包括集成电路及其他元件的一部分)、图案化或未被图案化的基片。虽然在此描述了可以形成半导体衬底的材料的几个示例，但是可以作为半导体衬底的任何材料均落入本发明的精神和范围。

当所述半导体衬底中包括互连结构时，所述互连结构中也包括金属栓塞，但本实施方式对于半导体衬底中的金属栓塞的材料没有限制，即半导体衬底中的金属栓塞的材料可以为钨，也可以为铜等。

相应地，参见图3所示，本实施方式还提供了一种平面电感器的制造方法，其包括：

步骤S1，提供第一介质层，所述第一介质层的底部包括图案化的底层金属层；

步骤S2，以所述底层金属层为停止层，刻蚀所述第一介质层，在所述第一介质层中形成第一层通孔；

步骤S3，形成第一铝层或铝铜合金层，所述第一铝层或铝铜合金层填充所述第一层通孔以形成第一层金属栓塞，所述第一铝层或铝铜合金层还覆盖所述第一介质层；

步骤S4，对所述第一介质层上的第一铝层或铝铜合金层进行图案化处理，以形成第一金属层。

以下以制造包括两个金属层的平面电感器为例进行说明，但其不应限制本发明的保护范围。

首先，参见图4所示，提供第一介质层200，所述第一介质层200的底部包括图案化的底层金属层100。

其中，所述底层金属层100的材料可以为铝、银、铬、钼、镍、钯、铂、钛、钽或者铜，或者为铝、银、铬、钼、镍、钯、铂、钛、钽或者铜的合金。本具体实施方式对于底层金属层100的材料没有限制。

当所述底层金属层100的材料为铜时，需要先形成一层铜金属层，然后刻蚀所述铜金属层形成图案化的底层金属层100，接着在所述底层金属层100上沉积第一介质层200。

当所述底层金属层100的材料为铝时，需要先形成第二介质层，然后在所述第二介质层上通过刻蚀等形成通孔，接着在所述通孔中沉积铝以形成底层金属层100，所述底层金属层100的上表面与所述第二介质层的上表面齐平，接着在所述第二介质层和所述底层金属层100上形成第三介质层，所述第二介质层和第三介质层形成第一介质层200。

所述第一介质层200为层间介质层(Inter-Metal Dielectric，ILD)，需要特别指出的是，所述第一介质层200可以是单一覆层，也可以是多层堆叠结构。所述第一介质层200的材料可以为氧化硅、氮化硅、氮氧化硅中任一种或其任意组合构成。所述第一介质层200还可以由低介电常数材料构成，比如为掺碳氧化硅等材料构成。具体地，所述第一介质层200的材料通常选自SiO₂或者掺杂的SiO₂，例如USG(Undoped Silicon Glass，没有掺杂的硅玻璃)、BPSG(Borophosphosilicate Glass，掺杂硼磷的硅玻璃)、BSG(BorosilicateGlass，掺杂硼的硅玻璃)、PSG(Phosphosilicate Glass，掺杂磷的硅玻璃)等。

所述第一介质层200的形成工艺可以是任何常规真空镀膜技术，例如原子沉积(ALD)、物理气相淀积(PVD)、化学气相淀积(CVD)、等离子体增强型化学气相淀积(PECVD)等等，在这里不做赘述。

接着，参见图5所示，以所述底层金属层100为停止层，刻蚀所述第一介质层200，在所述第一介质层200中形成第一层通孔500。

为了保证平面电感器制造过程中，铝或铝铜合金能顺利地填充第一介质层200中的第一层通孔500中以形成金属栓塞，本步骤中所述第一层通孔500的深宽比可以小于或等于1。优选地，所述第一层通孔500的深宽比小于或等于三分之二。具体地，所述第一层通孔500的深宽比可以为1、三分之二、二分之一、三分之一等。

进一步地，还可以在所述第一层通孔500的侧壁形成一层阻挡层，以保证后续填充进第一层通孔500中的材料不会扩散至第一介质层200中。

为了增大第一层通孔500的面积，所述第一层通孔500的直径可以大于或等于3微米，如：3微米、5微米或10微米等。

所述第一层通孔500的深度可以小于或等于3微米，如：3微米、2微米或1微米等。

接着，参见图6所示，形成第一铝层或铝铜合金层，所述第一铝层或铝铜合金层填充所述第一层通孔以形成第一层金属栓塞300，所述第一铝层或铝铜合金层还覆盖所述第一介质层200，并对所述第一介质层200上的第一铝层或铝铜合金层进行图案化处理以形成第一金属层(即：顶层金属层400)。

所述第一铝层或铝铜合金层的形成工艺可以是任何常规真空镀膜技术，例如原子沉积(ALD)、物理气相淀积(PVD)、化学气相淀积(CVD)、等离子体增强型化学气相淀积(PECVD)等等，在这里不做赘述。优选地，采用PVDSputtering(溅射)工艺形成第一铝层或铝铜合金层。

为了提高平面电感器的品质因子Q，所述顶层金属层400的厚度可以大于或等于3微米，如：3微米、5微米或20微米等。

进一步地，还可以在所述顶层金属层400的上表面形成钝化层，并在所述钝化层中形成引出电极，所述钝化层可以为氧化硅，其对于本领域的技术人员是熟知的，故在此不再赘述。

上述底层金属层100和顶层金属层400的图案化根据具体的平面电感器的结构确定。所述平面电感器可以为对称螺旋结构。具体地，所述平面电感器的横截面形状可以是圆形、矩形、多边形等。需要说明的是，本具体实施方式不改变平面电感器的结构，现有技术中的平面电感器结构都不脱离本发明的精神。

在本发明的另一个实施例中，制造包括三个金属层的平面电感器，所述三个金属层分别是：底层金属层、中间金属层和顶层金属层，此时中间金属层为第一金属层，具体制造方法包括：

提供第一介质层，所述第一介质层的底部包括图案化的底层金属层；

以所述底层金属层为停止层，刻蚀所述第一介质层，在所述第一介质层中形成第一层通孔；

形成第一铝层或铝铜合金层，所述第一铝层或铝铜合金层填充所述第一层通孔以形成第一层金属栓塞，所述第一铝层或铝铜合金层还覆盖所述第一介质层，并对所述第一介质层上的第一铝层或铝铜合金层进行图案化处理以形成中间金属层；

在所述中间金属层上沉积第二介质层；

以所述中间金属层为停止层，刻蚀所述第二介质层，在所述第二介质层中形成第二层通孔；

形成第二铝层或铝铜合金层，所述第二铝层或铝铜合金层填充所述第二层通孔以形成第二层金属栓塞，所述第二铝层或铝铜合金层还覆盖所述第二介质层，对所述第二介质层上的第二铝层或铝铜合金层进行图案化处理以形成顶层金属层。

上述两个实施例只是举例，其不应限制本发明的保护范围。在本发明的其他实施例中，所述平面电感器还可以包括三个以上的金属层。

上述制造平面电感器的过程中只需一次铝或铝铜合金的沉积就可以同时形成一层金属层和一层金属栓塞，与现有技术中形成钨材料的金属栓塞或铜材料的金属栓塞的技术相比，工艺步骤被简化，且降低了制造成本。

相应地，本实施方式还提供了一种半导体器件的制造方法，包括：

提供半导体衬底；

在所述半导体衬底上形成平面电感器。

其中，形成所述平面电感器的方法如上所述，在此不再赘述。

其中，还可以包括在所述半导体衬底中形成上述的各种器件。当然，也可以不在所述半导体衬底中形成上述的各种器件。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (13)

1.一种平面电感器，包括：多个金属层，相邻两个所述金属层之间为介质层，所述金属层之间通过金属栓塞电连接，所述金属栓塞位于所述介质层中，其特征在于，至少除底层金属层外的所述金属层的材料与所述金属栓塞的材料相同且都为铝或铝铜合金。

2.如权利要求1所述的平面电感器，其特征在于，所述底层金属层的材料为铝、银、铬、钼、镍、钯、铂、钛、钽和铜中的一种或多种。

3.如权利要求1所述的平面电感器，其特征在于，所述金属栓塞的深宽比小于或等于1。

4.如权利要求3所述的平面电感器，其特征在于，所述金属栓塞的直径大于或等于3微米。

5.如权利要求1所述的平面电感器，其特征在于，至少除底层金属层之外的所述金属层的厚度大于或等于3微米。

6.如权利要求3或4所述的平面电感器，其特征在于，所述金属栓塞的深度小于或等于3微米。

7.一种半导体器件，包括：半导体衬底和位于所述半导体衬底上的平面电感器，其特征在于，所述平面电感器为权利要求1至6中任一项所述的平面电感器。

8.一种平面电感器的制造方法，其特征在于，包括：

提供第一介质层，所述第一介质层的底部包括图案化的底层金属层；

以所述底层金属层为停止层，刻蚀所述第一介质层，在所述第一介质层中形成第一层通孔；

形成第一铝层或铝铜合金层，所述第一铝层或铝铜合金层填充所述第一层通孔以形成第一层金属栓塞，所述第一铝层或铝铜合金层还覆盖所述第一介质层；

对所述第一介质层上的第一铝层或铝铜合金层进行图案化处理，以形成第一金属层。

9.如权利要求8所述的平面电感器的制造方法，其特征在于，所述第一层通孔的深宽比小于或等于1。

10.如权利要求9所述的平面电感器的制造方法，其特征在于，所述第一层通孔的直径大于或等于3微米。

11.如权利要求8所述的平面电感器的制造方法，其特征在于，所述第一铝层或铝铜合金层的厚度大于或等于3微米。

12.如权利要求9或10所述的平面电感器的制造方法，其特征在于，所述第一层通孔的深度小于或等于3微米。

13.一种半导体器件的制造方法，包括：提供半导体衬底；在所述半导体衬底上形成平面电感器，其特征在于，所述形成平面电感器采用权利要求8至12中任一项所述的平面电感器的制造方法。

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