CN101459177A - 半导体器件及其制作方法 - Google Patents

Abstract

一种半导体器件的制作方法，包括：提供半导体衬底，所述半导体衬底中形成有沿半导体衬底方向的PN结以及在半导体衬底上形成有介质层；在介质层上对着半导体衬底中的垂直于半导体衬底方向的PN结的位置形成平面螺旋电感器。本发明还提供一种半导体器件。通过在介质层上对着半导体衬底中的垂直于半导体衬底方向的PN结位置形成平面螺旋电感器，降低平面螺旋电感器在半导体衬底中的损耗。

Description

半导体器件及其制作方法

技术领域

本发明涉及半导体器件及其制造领域。

背景技术

在CMOS射频集成电路(RFIC)的发展中，最为迫切的和最困难的是要发展高性能的新器件和新单元电路，他们是实现单片CMOS集成射频前端的基础。平面螺旋电感作为射频集成电路中的关键元件，是电路中最难设计和掌握的元件，它的性能参数直接影响着射频集成电路的性能。片上电感能实现射频集成电路中电感的集成化。

片上平面螺旋电感大多通过金属薄膜在硅衬底上绕制而成，相对于传统的线绕电感，片上平面螺旋电感具有成本低、易于集成、噪声小和功耗低的优点，更重要的是能与现今的CMOS工艺兼容。近年来随着移动通信向微型化、低功耗化发展，对制作与CMOS工艺兼容的高品质片上无源器件的研究也越来越多。

平面螺旋电感中的寄生效应，如衬底的寄生电容、寄生电阻、金属导体的寄生电容、寄生电阻以及由于涡流损耗等效应而形成的寄生电阻等，都将会对电感的性能产生影响。现有技术通过形成渐变的金属线宽及金属间距的平面螺旋电感来降低平面螺旋电感中的导体损耗。

在专利号为200420114664的中国专利中还可以发现更多与上述技术方案相关的信息。

现有技术还公开了一种平面螺旋电感，参照图1所示，包括：位于p型半导体衬底11中的隔离结构12，位于隔离结构12之下的p型掺杂阱13a，以及位于半导体衬底11的隔离结构12上的介质层14，电感110位于介质层14上。所述隔离结构12用于半导体器件之间的横向隔离，优选采用浅沟槽隔离结构(STI)；所述p型掺杂阱13a为形成下层半导体器件比如NMOS晶体管所需。所述介质层14为进行半导体器件之间的隔离所需。平面螺旋电感110位于最上层的介质层上。

平面螺旋电感110的结构具体如图2所示，图2给出一种对称的平面螺旋电感结构。其中导线110a用于将位于两个金属层的导线相连。平面螺旋电感具有两个端口，分别为port1和port2，用于信号的输入和输出。

在该现有技术中，在p型半导体衬底11中的p型掺杂阱13a上形成平面螺旋电感110，由于平面螺旋电感110中的导线上每个点上的电位随着时间而变化，根据洛伦兹定律，变化的磁场产生变化的电场，变化的电场会引起相邻区域形成另一方向相反的磁场。同时，p型半导体衬底11中的p型掺杂阱的导电率较高，在半导体衬底中产生的涡流顺着半导体衬底流动，造成半导体衬底损耗。

发明内容

本发明解决的问题是提供一种半导体器件及其制作方法，降低平面螺旋电感器在半导体衬底中的损耗。

为解决上述问题，本发明提供一种半导体器件及其制作方法，可以降低平面螺旋电感器在半导体衬底上的损耗。

可选地，所述半导体衬底为p型，所述PN结为p型的半导体衬底与位于其中的n型掺杂阱构成。

可选地，形成所述n型掺杂阱的为通过注入n型离子形成。

可选地，所述n型离子为P离子，P离子的注入能量范围为300至500KeV，注入剂量范围为5.0E12cm^-2至6.0E13cm^-2。

可选地，所述半导体衬底为n型，所述PN结为n型的半导体衬底与位于其中的p型掺杂阱构成。

可选地，形成所述p型掺杂阱的为通过注入p型离子形成。

可选地，所述p型离子为B离子，注入B离子的能量范围为100至300KeV，注入剂量范围为5.0E12cm^-2至6.0E13cm^-2。

可选地，所述PN结包括第一PN结和第二PN结。

可选地，所述第一PN结为p型半导体衬底与位于其中的深n型掺杂阱构成。

可选地，所述深n型掺杂阱为通过注入n型离子形成。

可选地，所述n型离子为P离子，注入P离子的能量范围为750至2600KeV，注入剂量范围为5.0E12cm^-2至6.0E13cm^-2。

可选地，所述第二PN结为半导体衬底中的深n型掺杂阱与其上的p型掺杂阱构成。

可选地，所述p型掺杂阱为通过注入p型掺杂离子形成。

可选地，所述p型离子为B离子，注入B离子的能量范围为100至300KeV，注入剂量范围为5.0E12cm^-2至6.0E13cm^-2。

可选地，所述介质层为氧化硅、氮化硅、氮氧化硅中任一种或其组合构成。

可选地，所述平面螺旋电感器为对称结构。

可选地，所述平面螺旋电感器采用金属铜制作。

相应地，本发明还提供一种半导体器件，包括：半导体衬底，所述半导体衬底中形成有垂直于半导体衬底方向的PN结以及在半导体衬底上形成有介质层；位于介质层上的平面螺旋电感器；所述平面螺旋电感器位于对着半导体衬底中的垂直于半导体衬底方向的PN结的位置。

可选地，所述PN结为p型的半导体衬底与位于其中的n型掺杂阱构成。

可选地，所述PN结为n型的半导体衬底与位于其中的p型掺杂阱构成。

可选地，所述PN结包括第一PN结和第二PN结。

可选地，所述第一PN结为p型半导体衬底与位于其中的深n型掺杂阱构成。

可选地，所述第二PN结为半导体衬底中的深n型掺杂阱与其上的p型掺杂阱构成。

与现有技术相比，本技术方案具有以下优点：通过在介质层上对着半导体衬底中的垂直于半导体衬底方向的PN结位置形成平面螺旋电感器，由于PN结加大了平面螺旋电感器与半导体衬底之间的隔离，降低了平面螺旋电感器在半导体衬底中的损耗。

同时，由于在半导体衬底中形成垂直于半导体衬底方向的PN为利用现有工艺，不会增加工艺成本。

附图说明

图1是现有技术的一种平面螺旋电感器剖面示意图；

图2是平面螺旋电感器的结构示意图；

图3是本发明的形成平面螺旋电感器的具体实施方式的流程示意图；

图4至图7本发明的一个实施例的形成平面螺旋电感器的结构示意图；

图8至图13本发明的另一个实施例的形成平面螺旋电感器的结构示意图；

图14是本发明采用的平面螺旋电感器的2π模型；

图15至图17分别为现有技术的在p阱、本发明的在p型半导体衬底中的n阱上、本发明的在带有深n掺杂阱的p型半导体衬底上形成的平面螺旋电感器的品质因子(Q)与频率(F)的关系。

具体实施方式

本发明在介质层上对着半导体衬底中的垂直于半导体衬底方向的PN结位置形成平面螺旋电感器，降低平面螺旋电感器在半导体衬底中的损耗。

参照图3，本发明首先提供一种半导体器件的制作方法实施例，包括：执行步骤S20，提供半导体衬底，所述半导体衬底中形成有沿半导体衬底方向的PN结以及在半导体衬底上形成有介质层；执行步骤S21，在介质层上对着半导体衬底中的垂直于半导体衬底方向的PN结的位置形成平面螺旋电感器。

以下依据附图详细地描述具体实施例，上述的目的和本发明的优点将更加清楚：

首先参照图4，提供半导体衬底11，所述半导体衬底11为硅材料，所述半导体衬底11的导电类型可以为p型或者n型，在一般半导体工艺中采用p型硅。本实施例中，所述半导体衬底11为p型半导体衬底。

在半导体衬底11中形成隔离结构12，所述隔离结构12用于将制作于半导体衬底上的半导体器件进行横向隔离，划分为不同的有源区。所述隔离结构12可以为浅沟槽隔离结构(STI)或者局部氧化隔离结构(LOCOS)。作为本实施例的一个优化实施方式，所述隔离结构12为浅沟槽隔离结构，形成隔离结构12的主要步骤包括：在半导体衬底中形成开口，向开口填充介质层，采用化学机械抛光方法掩膜介质层直至与半导体衬底齐平。

参照图5，向半导体衬底11中进行n型离子注入，形成n型掺杂阱13，所述n型掺杂阱13位于隔离结构12下方。所述n型掺杂阱13区域为待形成PMOS晶体管区域。若在n型掺杂阱13周围还形成有p型掺杂阱(未示出)，可以在p形掺杂阱位置上形成光刻胶层进行保护，不进行n型离子注入。

所述n型离子可以为P离子或者As离子，作为一个优化实施方式，所述n型离子为P离子，P离子的注入能量范围为300至500KeV，注入剂量范围为5.0E12至6.0E13cm^-2。

进行n型离子注入后形成n型掺杂阱13。因此n型掺杂阱13与p型半导体衬底11之间由于导电类型不同而形成PN结。在PN结的耗尽区电阻非常大，相当于半绝缘状态，故该PN结可以将上层的平面螺旋电感器与半导体衬底进行隔离。同时由于形成n型掺杂阱13为平面螺旋电感器下层的半导体器件所必须，比如在形成PMOS工艺中需要向p型半导体衬底中进行n型离子注入，故本发明并没有增加任何工艺，通过改变形成平面螺旋电感器的位置来降低平面螺旋电感器在半导体衬底中的损耗。

参照图6，在半导体衬底11中的隔离结构12上形成介质层14，所述介质层14可以为氧化硅、氮化硅、氮氧化硅中任一种或其任意组合构成。所述介质层14还可以为由低介电常数材料构成，比如为掺碳氧化硅等材料构成。

在半导体工艺中，作为无源器件的平面螺旋电感器一般制作于最上层，以与半导体衬底之间进行隔离，因此在平面螺旋电感器的下层还可能形成有其他半导体器件层，比如MOS晶体管层和互连层，此处为了简化说明，加以省略，在此不应过多限制本发明的保护范围。

参照图7，在介质层14上对着n型掺杂阱13即形成有垂直于半导体衬底方向的PN结的位置处形成平面螺旋电感110。所述对着形成有垂直于半导体衬底方向的PN结的位置处为在设计版图步骤中即把平面螺旋电感110设计在n型掺杂阱13位置上，然后把不同层包括n型掺杂阱13的所在的层和平面螺旋电感110的层形成在不同的掩模板上，并在掩模板上做好对准标记，最后在形成平面螺旋电感110的光刻工艺中通过掩模板上对准标记进行对准套刻。所述形成对准标记以及套刻工艺为本领域人员公知技术，在此不加详述。

所述平面螺旋电感110为对称结构，如图2所示。所述平面螺旋电感110采用金属铜材料制作。形成平面螺旋电感110的具体步骤与其结构有关，举例来说，若形成对称形状平面螺旋电感，需要形成两层金属，具体包括：首先在介质层14上形成第一金属层，蚀刻形成部分电感形状；接着在第一金属层上形成第二介质层，在第二介质层中对着对接的位置形成通孔，暴露出下层的第一金属层部分；在第二介质层上形成第二金属层，第二金属层同时填充对接位置处的通孔，蚀刻第二金属层，形成另一部分对称的电感形状。最后在第二金属层上形成钝化层，以及在钝化层中形成引出电极。

基于上述工艺后，形成本发明的半导体器件，所述半导体器件包括：半导体衬底11，所述半导体衬底11中形成有垂直于半导体衬底11方向的PN结以及在半导体衬底11上形成有介质层14；位于介质层14上的平面螺旋电感器110，所述平面螺旋电感器110位于对着半导体衬底中的垂直于半导体衬底方向的PN结的位置。

在上述实施例中，所述半导体衬底为p型，同样，所述半导体衬底还可以为n型，则所述PN结为n型的半导体衬底与位于其中的p型掺杂阱构成，其形成的PN结的工艺与上述实施例基本相同，除了在n型的半导体衬底形成p型掺杂阱不同以外，比如形成p型掺杂阱的为通过注入B离子形成，注入B离子的能量范围为100至300KeV，注入剂量范围为5.0E12cm^-2至6.0E13cm^-2。

本发明还给出另一种形成半导体器件的方法。下面参照图8至13详细加以说明。

首先参照图8，提供半导体衬底101，本实施例中，所述半导体衬底101为p型。在半导体衬底101中形成隔离结构102。

参照图9，在半导体衬底101上形成第一光刻胶层103，定义出p型掺杂阱104的形状，以第一光刻胶层103为掩膜，向半导体衬底101中进行p型离子注入，所述p型离子可以为B离子或者In离子，本实施例中采用B离子，注入B离子的能量范围为100至300KeV，注入剂量范围为5.0E12cm^-2至6.0E13cm^-2。进行p型离子注入后，形成p型掺杂阱104。所述p型掺杂阱用于形成NMOS区域。最后去除第一光刻胶层103。

参照图10，在半导体衬底101上形成第二光刻胶层105，定义出n型掺杂阱106的形状，以第一光刻胶层105为掩膜，向半导体衬底101中进行n型离子注入，所述n型离子可以为P离子或者As离子，本实施例中采用P离子，注入的能量范围为n型离子为P离子，P离子的注入能量范围为300至500KeV，注入剂量范围为5.0E12至6.0E13cm^-2。进行n型离子注入后，形成n型掺杂阱104。所述n型掺杂阱106为待形成PMOS晶体管区域。最后去除第二光刻胶层105。

参照图11，在半导体衬底101上形成第三光刻胶层107，定义出深n型掺杂阱108的形状，以第三光刻胶层107为掩膜，向半导体衬底101中进行n型离子注入，所述n型离子可以为P离子或者As离子，本实施例中采用P离子，注入的能量范围为注入P离子的能量范围为750至2600KeV，注入剂量范围为5.0E12cm^-2至6.0E13cm^-2。最后去除第三光刻胶层107。

进行n型离子注入后，形成深n型掺杂阱108。在半导体衬底101中形成深n型掺杂阱108也是现在半导体工艺中常采用的一种，以形成“三阱”将半导体衬底与其上的半导体器件进行隔离，尤其在射频电路中，防止数字电路产生的扰动电荷通过半导体衬底耦合形成串扰。

同时，形成深n型掺杂阱108还可以采用形成p型掺杂阱104的掩模板，或者在形成p型掺杂阱104之后进行n型离子注入形成深n型掺杂阱108。同时上述形成p形掺杂阱104与形成n型掺杂阱106的次序可以颠倒。

经过p型离子注入形成p型掺杂阱104和n型离子注入形成深n型掺杂阱108后，在半导体衬底101中垂直于半导体衬底方向形成了两个PN结，首先，半导体衬底101与深n型掺杂阱108之间形成第一PN结，深n型掺杂阱与其上的p型掺杂阱104形成了第二PN结。

参照图12，在半导体衬底101上形成介质层109，所述介质层109可以为氧化硅、氮化硅、氮氧化硅中任一种或其任意组合构成。所述介质层14还可以为由低介电常数材料构成，比如为掺碳氧化硅等材料构成。

与第一实施例中相同，在形成介质层109之前还可能包括形成其他半导体器件的步骤，在此不加赘述。

参照图13，在介质层109上对着深n形掺杂阱108和p型掺杂阱104即对着半导体衬底中形成有垂直于半导体衬底方向的PN的位置处形成平面螺旋电感110。

基于上述工艺后，形成了本发明的半导体器件，所述半导体器件包括半导体衬底101，所述半导体衬底101中形成有垂直于半导体衬底101方向的PN结以及在半导体衬底101上形成有介质层109；位于介质层109上的平面螺旋电感；所述平面螺旋电感为对着半导体衬底101中的垂直于半导体衬底方向的PN结的位置。

本发明通过在介质层上对着半导体衬底中的垂直于半导体衬底方向的PN结位置形成平面螺旋电感器，由于PN为半绝缘，可以将平面螺旋电感器与半导体衬底进行隔离，阻挡由于涡流引起的能量损耗，从而降低平面螺旋电感在半导体衬底中的损耗。同时由于在半导体衬底中形成垂直于半导体衬底方向的PN为利用现有工艺，不会增加工艺成本。

本发明还测试了形成的平面螺旋电感器的一些参数，分别给出了在p型掺杂阱位置上形成平面螺旋电感器即现有技术、在本发明的p型半导体衬底上的n型掺杂阱位置上以及在由p型掺杂阱和深n型掺杂阱上形成平面螺旋电感以进行对比。首先参照下表1，给出不同条件下的方块电阻和结电容，其中p型掺杂阱对应现有技术，n型掺杂阱对应本发明的第一实施例，p型掺杂阱/深n型掺杂阱对应第二实施例。

表1

 

掺杂阱	p型掺杂阱	n型掺杂阱	P型掺杂阱/深n型掺杂阱
					方块电阻(ohm/sq)	1185	1120	1185	1250
结电容(Ff/μm2)	--	1.03	0.789	0.118

如图14给出平面螺旋电感器的2π模型，其中PORT1和PORT2分别对应图2中平面螺旋电感器的两端相对应。参数RSI、CSI、RSM。CSM、RS0、CS0以及COX1、RCI、COXM、RCO和COXO分别对应半导体衬底的等效参数，其中COXI、COXM和COXO分别为电感器和半导体衬底之间的介质层电容；RCI和RCO代表介质层和半导体衬底之间的耦合效应；RSI/CSI、RSM/CSM和RSO/CSO分别代表半导体衬底在高频下的损耗。参数L01、R00、R01、L10、L11、R11以及CCI、CPASS、CCO分别对应于电感各参数，其中CPASS为直通(feed through)电容；CCI和CCO为电感金属线的耦合电容；L00/L10和R00/R10分别为实际电感以及构成电感器的金属线的电阻；R01/R11和L01/L11分别代表构成电感器的金属线的趋肤效应；K01代表L10和L01之间的近邻效应；K11代表L00和L11之间的近邻效应。

经采用上述2π模型提取参数后发现，与现有技术相比，半导体衬底电容CSI/CSO以及CSM均有所增大，表明在形成有PN结位置上形成平面螺旋电感器，可以增大半导体衬底电容，从而减少了从电感至半导体衬底之间的通路。

图15至图17分别给出现有技术的在p阱、本发明的在p型半导体衬底中的n阱上、本发明的在带有深n掺杂阱的p型半导体衬底上制作的平面螺旋电感器的品质因子(Q)与频率(F)的关系，图15至图17中的散点均为测试结果，曲线均为采用上述2π模型模拟结果。可以看出，现有技术的在p阱上制作的平面螺旋电感器的品质因子(Q)最大值为22.5，本发明的在p型半导体衬底中的n阱上和在带有深n掺杂阱的p型半导体衬底上形成的平面螺旋电感器的品质因子(Q)的最大值提高至27.5，同时谐振频率也有所提高。由此表明通过在对着半导体衬底中的垂直于半导体衬底方向的PN结位置形成平面螺旋电感器，可以降低平面螺旋电感器在半导体衬底中的损耗，提高品质因子(Q)。

虽然本发明己以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (23)

1.一种半导体器件的制作方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底中形成有沿半导体衬底方向的PN结以及在半导体衬底上形成有介质层；

在介质层上对着半导体衬底中的垂直于半导体衬底方向的PN结的位置形成平面螺旋电感器。

2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述半导体衬底为p型，所述PN结为p型的半导体衬底与位于其中的n型掺杂阱构成。

3.根据权利要求2所述的半导体器件的制作方法，其特征在于，形成所述n型掺杂阱为通过注入n型离子形成。

4.根据权利要求3所述的半导体器件的制作方法，其特征在于，所述n型离子为P离子，P离子的注入能量范围为300至500KeV，注入剂量范围为5.0E12cm^-2至6.0E13cm^-2。

5.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述半导体衬底为n型，所述PN结为n型的半导体衬底与位于其中的p型掺杂阱构成。

6.根据权利要求5所述的半导体器件的制作方法，其特征在于，形成所述p型掺杂阱的为通过注入p型离子形成。

7.根据权利要求6所述的半导体器件的制作方法，其特征在于，所述p型离子为B离子，注入B离子的能量范围为100至300KeV，注入剂量范围为5.0E12cm^-2至6.0E13cm^-2。

8.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述PN结包括第一PN结和第二PN结。

9.根据权利要求8所述的半导体器件的制作方法，其特征在于，所述第一PN结为p型半导体衬底与位于其中的深n型掺杂阱构成。

10.根据权利要求9所述的半导体器件的制作方法，其特征在于，所述深n型掺杂阱为通过注入n型离子形成。

11.根据权利要求10所述的半导体器件的制作方法，其特征在于，所述n型离子为P离子，注入P离子的能量范围为750至2600KeV，注入剂量范围为5.0E12cm^-2至6.0E13cm^-2。

12.根据权利要求8所述的半导体器件的制作方法，其特征在于，所述第二PN结为半导体衬底中的深n型掺杂阱与其上的p型掺杂阱构成。

13.根据权利要求12所述的半导体器件的制作方法，其特征在于，所述p型掺杂阱为通过注入p型掺杂离子形成。

14.根据权利要求13所述的半导体器件的制作方法，其特征在于，所述p型离子为B离子，注入B离子的能量范围为100至300KeV，注入剂量范围为5.0E12cm^-2至6.0E13cm^-2。

15.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述介质层为氧化硅、氮化硅、氮氧化硅中任一种或其组合构成。

16.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述平面螺旋电感器为对称结构。

17.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述平面螺旋电感器采用金属铜制作。

18.一种半导体器件，包括：

半导体衬底，所述半导体衬底中形成有垂直于半导体衬底方向的PN结以及在半导体衬底上形成有介质层；

位于介质层上的平面螺旋电感器；

其特征在于，所述平面螺旋电感器位于对着半导体衬底中的垂直于半导体衬底方向的PN结的位置。

19.根据权利要求18所述的半导体器件，其特征在于，所述PN结为p型的半导体衬底与位于其中的n型掺杂阱构成。

20.根据权利要求18所述的半导体器件，其特征在于，所述PN结为n型的半导体衬底与位于其中的p型掺杂阱构成。

21.根据权利要求18所述的半导体器件，其特征在于，所述PN结包括第一PN结和第二PN结。

22.根据权利要求21所述的半导体器件，其特征在于，所述第一PN结为p型半导体衬底与位于其中的深n型掺杂阱构成。

23.根据权利要求21所述的半导体器件，其特征在于，所述第二PN结为半导体衬底中的深n型掺杂阱与其上的p型掺杂阱构成。

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