CN103021921B - 用于制造集成电路系统的方法 - Google Patents

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Abstract

本发明提供用于制造集成电路系统的方法，其包括在一半导体衬底中及上形成集成电路。蚀刻进入半导体衬底正面的通孔以及用导电材料填充所述通孔。提供有一载体晶片，在其上具有一胶粘剂层以及在该胶粘剂层中形成一压印图案。用该带图案的胶粘剂层使该半导体衬底的正面粘合至该载体晶片。去除该半导体衬底的背面的一部分以暴露该导电材料的一部分以及使该薄化的背面附着至第二衬底。然后，使该半导体衬底自该载体晶片脱粘。

Description

用于制造集成电路系统的方法
技术领域
本发明大体涉及用于制造集成电路系统的方法，且更特别的是，涉及用于制造包含附着至其它电路或衬底的薄化的衬底的集成电路系统的方法。
背景技术
集成电路系统常包括以堆栈方式附着至其它集成电路、内插式板(interposerboard)或印刷电路板的集成电路(IC)。该IC系统，例如，可包括经互连成利用个别电路的独特属性的微处理器电路、存储器电路、模拟电路及其类似者。通过垂直堆栈所述系统组件，可最小化系统的大小或占用面积(footprint)。用穿衬底导孔(through substrate via，TSV)可部分实现所述系统组件间的互连。提供TSV需要薄化制造集成电路于其中及上的半导体衬底。薄化大的半导体晶片(wafer)(通常直径有300毫米)至30至100微米(μm)的厚度为可能严重影响集成电路系统的良率(yield)的挑战过程。
因此，最好提供用于制造集成电路系统的高良率方法。此外，最好提供用于制造避免薄化集成电路半导体衬底冲击良率窘境的集成电路系统的方法。此外，由以下结合附图的详细说明及权利要求书和上述的技术领域与背景技术将明白本发明的其它合意特征及特性。
发明内容
提供用于制造集成电路系统的方法。根据一种方法，形成集成电路于半导体衬底中及上。蚀刻进入该半导体衬底的正面的通孔(via hole)以及用一导电材料填充所述通孔。提供有一载体晶片(carrier wafer)，在其上具有一胶粘剂(adhesive)层以及在该胶粘剂层中形成一压印图案(imprinted pattern)。用该带图案的胶粘剂层使该半导体衬底的正面粘合(bond)至该载体晶片。去除该半导体衬底的背面的一部分以暴露该导电材料的一部分以及使该薄化的背面附着至第二衬底。然后，使该半导体衬底自该载体晶片脱粘(de-bond)。
根据另一具体实施例，首先在一半导体衬底中及上形成集成电路以及蚀刻进入该半导体衬底的正面的通孔来形成集成电路系统。用一导电材料填充所述通孔作为形成穿衬底导孔的第一步骤。形成上覆该正面及与该导电材料接触的多个焊料凸块(solder bump)，为排列成一凸块图案(bump pattern)以及各自有实质相同的高度。提供有一载体晶片，在其上具有一胶粘剂层，以及在该胶粘剂层中形成一压印图案。该压印图案包含该胶粘剂的上凸部(upstanding portion)及下凹部(depressed portion)，以及所述下凹部定位于实质对应至该凸块图案。用该带图案的胶粘剂层使该半导体衬底的正面粘合至该载体晶片使得所述下凹部经安置成避免该胶粘剂层与所述焊料凸块间实质接触。去除该半导体衬底的背面的一部分以暴露该导电材料的一部分。之后，使该背面附着至第二衬底以及使该半导体衬底自该载体晶片脱粘。
根据又一具体实施例，一种用于制造集成电路系统的方法，其包括：在一半导体衬底的正面中及上形成集成电路。提供有一载体晶片，在其上具有一带图案的胶粘剂层以及用该带图案的胶粘剂层使该半导体衬底的正面粘合至该载体。抛光该半导体衬底的背面以薄化该半导体衬底，以及在该薄化的半导体衬底上形成一背面金属化图案(back surfacemetallization pattern)。使该背面粘着至第二衬底以及使该半导体衬底自该载体晶片脱粘。
附图说明
以下结合附图来描述本发明，其中，图中类似的组件用相同的组件符号表示，且其中：
图1至图14为根据不同具体实施例示意图示用于制造集成电路系统的方法的简化横截面图。
具体实施方式
以下的详细说明在本质上只是用来示范说明而不是用来限制本发明或本发明的应用及用途。此外，希望不受出现于上述的技术领域、背景技术、发明内容或以下具体实施方式中的任何明示或暗示的理论约束。
集成电路(IC)系统的制造常包括薄化已有多个IC形成于其中及上的半导体衬底。薄化工艺可为形成穿衬底导孔(TSV)工艺的一部分，穿衬底导孔(TSV)有助于芯片及衬底以堆栈方式互连成三维配置。薄化半导体衬底要求使衬底粘合至在薄化期间以及在加工衬底背面期间提供物理支撑的载体晶片。不幸地，习知粘合及后续的脱粘为IC系统制造的主要良率损失来源，尤其是因为脱粘必须在极薄易碎的衬底上进行。脱粘工艺可能损坏集成电路的表面地形(surface topography)，包括附着至集成电路的任何焊料凸块。难以去除用于粘合的胶粘剂而且可能损坏焊料凸块或其它表面特征。
图1至图14为根据不同具体实施例示意图示用于制造集成电路系统的方法步骤的简化横截面图。所述具体实施例用来改善或克服上述使良率减少的问题。如本文所使用的，“集成电路系统”意指有粘合至另一衬底(可能为另一芯片、内插层(interposer layer)或印刷电路板)的至少一集成电路(IC)芯片或晶粒的系统。尽管未图示，该IC系统可包含堆栈在一起以形成三维系统的多个IC芯片，可能为不同的种类，例如微处理器、存储器、模拟或其类似物。制造IC及IC系统的各种步骤为本领域的技术人员所习知，为求简洁，在描述具体实施例时，许多习知步骤本文只做简述或完全省略而不提供习知工艺细节。会考虑到及描述两种实例，这两个实例图示说明应用于IC系统的IC的制造。图1至图7有关于第一实例，以及图8至图14与第二实例有关。第一实例为制造有铜或其它金属电极在半导体衬底的正、背面上的示范IC。第二实例为制造有微凸块(microbump)或焊料凸块在半导体衬底的一面或两面上的示范IC。
如图1所示，用于制造属于第一实例类型的IC系统的方法是开始于制造多个IC于半导体衬底50中及上。在此简化横截面图中，多个集成电路只用单一虚线区52表示。众所周知，IC的形式通常为矩形而且在半导体衬底上以规则的阵列安置，每个IC用切割格(scribegrid)与下一个IC隔开。作为制造由IC芯片组成的堆栈阵列的方法的一部分，蚀刻进入半导体衬底的正面56的多个分隔导孔开口(via opening)54。所述导孔开口可具有例如30至100微米(μm)的深度。用导电材料58，例如铜，填充所述导孔开口。用金属或其它导电材料填充的导孔开口会形成提供使多个芯片及相关衬底互连的有效构件的穿衬底导孔(TSV)。可在制造IC的不同时段形成填充导孔(filled via)，但是在沉积及图案化第一金属化层后形成最方便。尽管未图示于此横截面图，制造工艺继续以下步骤：提供互连金属化层(interconnect metallization)用于使半导体衬底上的导电材料及各个晶体管和其它装置电气互连以实现集成电路的设计功能。使所有装置互连的工艺可能需要用层间电介质(ILD)隔开的金属化层的数个金属化层。该互连金属化层由铜形成为较佳。完成半导体衬底50的正面的加工通过沉积钝化电介质材料的保护层，随后蚀刻穿过该层的开口以允许接近焊垫。晶体管、其它装置、互连金属化层、ILD及钝化电介质材料全部用前述虚线区52表示。
如图2所示，根据一具体实施例的方法继续以下步骤：提供有载体晶片60，在其上具有胶粘剂层62。该载体晶片，例如，可为硅衬底或玻璃衬底。胶粘剂层材料的选定基于半导体衬底50在衬底背面加工期间必须经受的状况。这些状况可包含化学暴露，化学机械抛光(CMP)，升高的温度，真空环境，及其类似者。选定的胶粘剂层材料必须耐得住将会遭遇的情况，但是它一般为旋涂聚合物涂层，例如热塑性材料或基于硅氧树脂或有机聚硅氧烷的溶液。此类材料，例如可购自办公室在10028 S.51st Street,Phoenix,AZ 85044的Shin-Etsu MicroSi公司，办公室在2401 Brewer Drive,Rolla,MO 65401的Brewer Science公司，或办公室在46820 Magellan Drive,Novi,MI 48377的Sumitomo Bakelite NorthAmerica公司。胶粘剂层62的厚度至少3倍大于半导体衬底的正面上的最高地形特征的高度为较佳，通常比这个倍数还厚，其范围在20至100微米间。通过控制旋涂条件以及涂布至载体晶片60的层数可控制该层的厚度。在用旋涂法涂布后，热烘烤该胶粘剂层以驱离挥发性溶剂。也如图2所示，也提供冲压模板(stamping form)66。该冲压模板(由金属、硬化塑胶、陶瓷或其它刚性材料形成为较佳)经设计成在表面中有由凸起区及下凹区组成的雉堞图案(crenellated pattern)68。
如图3所示，该方法继续以下步骤：用冲压模板66冲压胶粘剂层62以在胶粘剂层表面中形成雉堞图案。该冲压模板压入该胶粘剂层然后撤回，如箭头72所示，以压印由凸起区及下凹区组成的雉堞图案68于胶粘剂层的表面74上。根据一具体实施例，雉堞图案，例如，可为网格或格板图案(mesh or waffle pattern)。此外，根据此具体实施例，该网格图案有约小于50%的密度为较佳。也就是，在该胶粘剂层中，雉堞图案的凸起区约小于胶粘剂层的总面积的50%。该雉堞图案仅部分延伸穿过胶粘剂层的厚度。与下凹区相反，凸起区的高度大于半导体衬底的正面上的最高地形特征的高度为较佳。胶粘剂层的无图案背面76保持在载体晶片的整个幅度上与载体晶片接触。
该带图案的胶粘剂层用来使半导体衬底50的正面粘合至载体晶片，如图4所示。使该胶粘剂层的带图案的表面74与半导体衬底50的正面接触，以及载体晶片、胶粘剂及半导体衬底经受温度及压力以使半导体衬底牢牢地粘合至载体晶片。粘合操作所使用的时间、温度及压力取决于胶粘剂层的特定材料。如上述，该胶粘剂层的无图案背面与载体晶片接触以提供胶粘剂对于载体晶片的最大附着力。由于雉堞图案压印于带图案的表面74，因此半导体衬底的表面只有一部分与该胶粘剂层密切接触。如以下所解释的，半导体衬底与胶粘剂间的有限接触对于随后在脱粘半导体与载体晶片时是有利的。
如图5所示，根据一具体实施例，该用于制造集成电路系统的方法以加工半导体衬底50的背面继续。例如，该半导体衬底的背面可经受薄化操作以充分薄化该衬底而暴露部分导电材料58。原始背面用虚线51表示以及薄化的背面用实线53表示。该导电材料此时由正面56至背面53延伸穿过衬底而形成穿衬底导孔(TSV)80。例如，可用化学机械抛光法(CMP)薄化该半导体衬底。其它工艺步骤可应用于半导体衬底的此时已薄化的背面，例如形成与所述TSV电性连通(electrical communication)的带有图案及经金属化的重新分布层(redistribution layer，RDL)，以及上覆钝化层，这两层未图示于此横截面图。在有些应用中，焊料凸块也可附着至RDL层。
在半导体衬底50的背面的薄化及加工后，使背面53附着至衬底82，如图6所示。衬底82，例如，可为一层切割胶带(dicing tape)、内插层、印刷电路板、或另一IC半导体衬底。如果衬底82为一层切割胶带，半导体衬底50与该切割胶带层迭在一起以准备切割该半导体衬底以分离制造于其中及上的个别集成电路。如果衬底82为内插层、印刷电路板或另一IC，使该半导体衬底粘合至衬底82，以及使带图案的RDL层上的金属化接点与在衬底82上的带图案的金属化层的电接点(electrical contact)间产生金属至金属接触(metal-to-metalcontact)。所述金属至金属接触允许电子信号以在衬底与形成于半导体衬底50中及上的IC间传输。再者，带图案的RDL层及衬底82上的带图案的金属化层未图示于此横截面图。
如图7所示，一旦半导体衬底50附着至衬底82以及用衬底82支撑薄化的半导体衬底时，可使载体晶片60及带图案的胶粘剂层62自半导体衬底脱粘。有至少3种方法实现脱粘，这部分取决于选择用作胶粘剂层62的材料。可用化学处理、紫外线(UV)处理或热处理去除载体晶片60。可各自用化学溶剂、UV辐射或热来软化胶粘剂层。由于压印图案冲压于该胶粘剂层的表面，因此有数量减少的胶粘剂与半导体衬底50的正面接触，这与用胶粘剂完全覆盖载体晶片的方式相反。这意谓该胶粘剂更强地粘合至该载体晶片以及相应地比较不强力地粘合至该半导体衬底。胶粘剂与半导体衬底的正面接触的数量减少造成在脱粘期间大部分的胶粘剂保持附着至载体晶片60而仅有较少的数量保持附着至半导体衬底的正面。胶粘剂与半导体衬底50的正面接触的数量减少使得在分离载体晶片与半导体衬底时损坏IC52表面上的任何特征的可能性减少。由于有较少数量的胶粘剂保持附着至半导体衬底50的正面，因此在后续的表面清洗操作也去除较少的胶粘剂，因此损坏IC 52表面上的特征的机会也较小。
如图8所示，用于制造属于第二实例类型的IC系统的方法使用与第一实例的相同方式开始，也是以制造多个IC于半导体衬底150中及上。再者，在此简化横截面图中，多个集成电路只用单一虚线区152表示。如同第一实例，蚀刻进入半导体衬底的正面156的多个导孔开口154以及用导电材料158(例如，铜)填充所述多个导孔开口154而接着形成穿衬底导孔。尽管未图示于此横截面图，制造工艺继续以下步骤：提供互连金属化层用于使导电材料与IC上的各种装置电气互连以实现想要的电路功能。在所有互连金属化层完成后，沉积及图案化钝化电介质层。该互连金属化层及钝化电介质层未图示于这些横截面图。蚀刻穿过钝化电介质材料层的开口以暴露该互连金属化层的选定部分，而且以凸块图案形成多个分隔焊料凸块157或微凸块于所述开口中而与互连金属化层及导电材料电气接触从而耦合至集成电路。虽然焊料凸块与微凸块不一样，为了简明及便于讨论，用于本文的术语“焊料凸块”指称两者而不限制。焊料凸块全有实质相同的高度为较佳。晶体管、其它装置、互连金属化层及钝化电介质材料层全部用前述虚线区152表示。
用与图2所示的相同方式，根据此具体实施例的方法，如图9所示，继续以下步骤：提供有载体晶片160，在其上具有胶粘剂层162。也提供冲压模板166。用来选择载体晶片60、胶粘剂层62及冲压模板66的相同准则也用来选择载体晶片160、胶粘剂层162及冲压模板166。例如用旋涂法，涂布有想要厚度的胶粘剂层162，然后加热以驱离挥发性溶剂。冲压模板166经设计成在其表面中有由凸起区及下凹区组成的雉堞图案168。根据此具体实施例，冲压模板上的雉堞图案包含对应至焊料凸块157的凸块图案的凸起部(raised portion)167。另外，在对应至焊料凸块的位置的区域以外的区域中，该雉堞图案可为规则图案，例如网格图案。
如图10所示，根据此具体实施例的方法继续以下步骤：用冲压模板166冲压胶粘剂层162以在该胶粘剂层中形成带有图案的压印。该冲压模板压入该胶粘剂层然后撤回，如箭头172所示，以压印由凸起区及下凹区组成的雉堞图案168于胶粘剂层的表面174上。该冲压模板与载体晶片及胶粘剂层对齐成该冲压模板的凸起部167在胶粘剂层中产生的下凹区267与半导体衬底的表面上的焊料凸块的凸块图案对应。该雉堞图案有小于约50%的密度为较佳。也就是，雉堞图案的凸起部在胶粘剂层上小于胶粘剂层的总面积的50%为较佳。除了由焊料凸块组成的凸块图案的区域以外，雉堞图案168可与雉堞图案68类似，虽然它们与图3及图10的比较起来似乎极不相似。外观上的不相似是选择沿着对应至由焊料凸块组成的预定直线绘出图10的横截面的人工制品(artifact)。胶粘剂层162的其余部分可压印成具有与载体晶片60上的胶粘剂层62类似的图案。如同前面的具体实施例，该雉堞图案只部分延伸穿过胶粘剂层的厚度。与下凹区相反，凸起区的高度大于焊料凸块157的高度为较佳。胶粘剂层的无图案背面176实质在载体晶片的整个幅度上与载体晶片160接触。
带图案的胶粘剂层162用来使半导体衬底150的正面粘合至载体晶片160，如图11所示。使该胶粘剂层的带图案的表面174与半导体衬底150的正面接触，以及载体晶片、胶粘剂及半导体衬底经受温度及压力以使半导体衬底牢牢地粘合至载体晶片。粘合操作所使用的时间、温度及压力取决于胶粘剂层的特定材料。如上述，该胶粘剂层的无图案背面176与载体晶片160接触以提供胶粘剂对于载体晶片的最大附着力。由于雉堞图案压印于带图案的表面174，因此半导体衬底的表面只有一部分与该胶粘剂层密切接触。载体晶片160上的胶粘剂的雉堞层经安置成使胶粘剂层的下凹区267位于焊料凸块157上方以便最小化与焊料凸块接触的胶粘剂材料的数量以及在后续脱粘工艺期间最小化对于焊料凸块的损伤。
如图12所示，一旦半导体衬底150牢牢地粘合至载体晶片160，根据一具体实施例，该用于制造集成电路系统的方法可以加工半导体衬底的背面继续。例如，半导体衬底的背面可经受薄化操作以充分薄化该衬底而暴露部分导电材料158。该导电材料此时由正面至背面延伸穿过衬底而形成穿衬底导孔(TSV)180。例如，可用化学机械抛光法(CMP)薄化该半导体衬底。其它工艺步骤可应用于半导体衬底的此时已薄化的背面，例如形成与所述TSV电性连通的带有图案及经金属化的重新分布层(RDL)，以及上覆钝化层，这两层未图示于此横截面图。蚀刻穿过该钝化层的开口以及使焊料凸块257在通过钝化层的开口而暴露时附着至RDL。焊料凸块257因而耦合至TSV以及耦合至形成于半导体衬底150的正面中及上的集成电路。
在半导体衬底150的背面的薄化及加工后，使背面附着至衬底182，如图13所示。衬底182以及半导体衬底150与衬底182的附着可类似于如上述的衬底82以及半导体衬底50与衬底82的附着。如果衬底182为内插层、印刷电路板或另一IC，使半导体衬底150粘合至衬底182，以及使带图案的RDL层上的焊料凸块257与在衬底182上的带图案的金属化层的电接点间产生接触。所述接触允许电子信号以在衬底与形成于半导体衬底150中及上的IC间传输。再者，带图案的RDL层及衬底182上的带图案的金属化层未图示于此横截面图。
如图14所示，一旦半导体衬底150附着至衬底182以及用衬底182支撑薄化的半导体衬底时，可使载体晶片160及带图案的胶粘剂层162自半导体衬底脱粘。脱粘工艺可包含在说明图7时提及的相同技术。由于压印图案冲压于该胶粘剂层的表面，因此有数量减少的胶粘剂与半导体衬底150的正面接触，特别是与焊料凸块157接触，这与用胶粘剂完全覆盖载体晶片的方式相反。这意谓该胶粘剂更强地粘合至该载体晶片以及相应地比较不强力地粘合至该半导体衬底及所述焊料凸块。胶粘剂与半导体衬底的正面接触的数量减少造成在脱粘期间大部分的胶粘剂保持附着至载体晶片160而仅有较少的数量保持附着至半导体衬底的正面及焊料凸块。胶粘剂与半导体衬底150的正面接触的数量减少使得在分离载体晶片与半导体衬底时损坏IC表面上的焊料凸块157及任何其它特征的可能性减少。由于有较少数量的胶粘剂保持附着至半导体衬底150的正面，因此在后续的表面清洗操作也去除较少的胶粘剂，再者，因此损坏IC表面上的焊料凸块或其它特征的机会也较小。
在上述具体实施例中，用使用带图案的冲压模板的冲压工艺，压印一堞形图案于胶粘剂层的表面内。有可用来把所欲图案压印于胶粘剂层的表面内的其它方法。例如，尽管未图示在附图中，也可用光刻技术及蚀刻方法将堞形图案压印于胶粘剂层的表面内。根据一具体实施例，可在胶粘剂层涂布一光阻层以及用雉堞图案选择性地曝光。在显影该经选择性曝光的光阻层后，该光阻层可用作蚀刻掩膜以及通过蚀刻穿过胶粘剂层的部分厚度，可将雉堞图案转印至胶粘剂层。根据另一具体实施例，可选择光敏聚合物材料作为胶粘剂材料，以及可用通过带图案的光刻掩膜(photolithographic mask)的曝光辐射直接及选择性地照射该材料。然后，可显影经选择性照射的聚合物材料以实现想要的压印图案。
尽管在以上的详细说明中已提出至少一个示范具体实施例，然而应了解，仍存在许多变体。也应了解，所述示范具体实施例只是范例，而且不希望以任何方式来限定本发明的范畴、应用范围、或配置。反而，上述详细说明是要让本领域的技术人员有个方便的发展蓝图用来具体实作所述示范具体实施例。应了解，组件的功能及排列可做出不同的改变而不脱离如随附权利要求书及其合法等效物所述的本发明的范畴。

Claims (18)

1.一种用于制造集成电路系统的方法，其包含下列步骤：
在一半导体衬底中及上形成集成电路；
蚀刻进入该半导体衬底的正面的通孔；
用一导电材料填充所述通孔；
形成上覆该半导体衬底的正面及与该导电材料电气接触的多个焊料凸块；
提供有一载体晶片，在其上具有一胶粘剂层；
在该胶粘剂层中形成一压印图案，其中该压印图案包括上凸部及下凹部；
在该多个焊料凸块已形成于该正面上后，用该带图案的胶粘剂层使该半导体衬底的该正面粘合至该载体晶片，其中该上凸部接触该半导体衬底的该正面，该下凹部在该半导体衬底的该正面与该胶粘剂层之间形成间隙，且在该胶粘剂层中的该压印图案经安置成最小化该焊料凸块与该胶粘剂层间的接触；
去除该半导体衬底的背面的一部分以暴露该导电材料的一部分；
使该背面附着至第二衬底；以及
使该半导体衬底自该载体晶片脱粘。
2.根据权利要求1所述的方法，其中，形成一压印图案的步骤包括：冲压该图案于该胶粘剂层。
3.根据权利要求1所述的方法，其中，形成一压印图案的步骤包括：形成一网格图案，以及其中，该胶粘剂层有一厚度以及该网格图案部分延伸穿过该厚度。
4.根据权利要求3所述的方法，其中，形成一压印图案的步骤包括：形成密度小于50％的一网格图案。
5.根据权利要求1所述的方法，其中，提供一载体晶片的步骤包括：提供由一材料形成的一载体晶片，该材料选自由下列各物组成的群：玻璃与硅，以及其中，通过跟随热退火的旋转涂布工艺施加该胶粘剂层于该载体晶片。
6.根据权利要求1所述的方法，进一步包括：
在去除该背面的一部分后：
在该背面上形成一重新分布层，该重新分布层与该导电材料接触；以及
形成上覆该重新分布层的一钝化层。
7.根据权利要求1所述的方法，其中，使该背面附着至第二衬底的步骤包括：使该背面附着至由下列各物组成的群选出的一衬底：集成电路衬底、内插式衬底、以及印刷电路板。
8.根据权利要求1所述的方法，其中，该第二衬底包含在其表面上的图案金属化层，以及其中，该半导体衬底及该第二衬底经安置成提供该导电材料与该图案金属化层间的电气接触。
9.一种用于制造集成电路系统的方法，其包含下列步骤：
在一半导体衬底中及上形成集成电路；
蚀刻进入该半导体衬底的正面的通孔；
用一导电材料填充所述通孔；
形成上覆该正面及与该导电材料接触且各自有实质相同高度的多个焊料凸块，所述多个焊料凸块排列成一凸块图案；
提供有一载体晶片，在其上具有一胶粘剂层；
在该胶粘剂层中形成一压印图案，该压印图案提供该胶粘剂的上凸部及下凹部，所述下凹部定位于实质对应至该凸块图案；
在该多个焊料凸块已形成于该正面上后，用该带图案的胶粘剂层使该半导体衬底的该正面粘合至该载体晶片，所述下凹部经安置成实质避免该胶粘剂层与所述焊料凸块间的接触，且其中该下凹部在该胶粘剂层与该半导体衬底的该正面之间形成间隙；
去除该半导体衬底的背面的一部分以暴露该导电材料的一部分；
使该背面附着至第二衬底；以及
使该半导体衬底自该载体晶片脱粘。
10.根据权利要求9所述的方法，其中，提供有一载体晶片，在其上具有一胶粘剂层的步骤包括：提供有一厚度的一胶粘剂层，以及其中，所述下凹部的凹陷程度小于该厚度，以及其中，所述上凸部的高度至少等于所述焊料凸块的高度。
11.根据权利要求9所述的方法，进一步包括：在该半导体衬底的该背面上形成与该导电材料电气接触的多个第二焊料凸块。
12.根据权利要求11所述的方法，其中，附着该背面的步骤包括：使该背面附着至第二集成电路半导体衬底，在其上具有有电接点，以及其中，所述第二焊料凸块电气耦合至所述电接点。
13.根据权利要求9所述的方法，其中，提供有一载体晶片，在其上具有一胶粘剂层的步骤包括：
提供有一载体晶片，在其上涂有一热塑性胶粘剂层；以及
冲压一压印图案于该胶粘剂层中。
14.根据权利要求13所述的方法，其中，冲压的步骤包括：冲压一网格图案于该胶粘剂层中。
15.一种用于制造集成电路系统的方法，其包含下列步骤：
在一半导体衬底的正面中及上形成集成电路；
形成上覆该正面及电气耦合至该集成电路的多个焊料凸块；
提供有一载体晶片，在其上具有一带图案的胶粘剂层，其中该带图案的胶粘剂层包括上凸部及下凹部；
在该多个焊料凸块已形成于该正面上后，用该带图案的胶粘剂层使该半导体衬底的该正面粘合至该载体，以使该下凹部在该带图案的胶粘剂层与该半导体衬底的该正面之间形成间隙，且在该胶粘剂层中的该图案经安置成最小化该焊料凸块与该带图案的胶粘剂层间的接触；
抛光该半导体衬底的背面以薄化该半导体衬底；
在该薄化的半导体衬底上形成一背面金属化图案；
使该背面粘着至第二衬底；以及
使该半导体衬底自该载体晶片脱粘。
16.根据权利要求15所述的方法，其中，提供一载体晶片的步骤包括：
提供由一材料形成的一载体晶片，该材料选自由下列各物组成的群：玻璃与硅；
沉积一胶粘剂层于该载体晶片的一表面上；
实体冲压一图案于该胶粘剂层中。
17.根据权利要求16所述的方法，其中，提供该载体晶片的步骤包括：
提供有该载体晶片，在其上具有该胶粘剂层，该胶粘剂层有一厚度；
冲压该胶粘剂层以形成一网格图案，以使所述上凸部及下凹部中的每一部小于该带图案的胶粘剂层的厚度。
18.根据权利要求15所述的方法，其中，使该背面粘着至第二衬底的步骤包括：使该背面粘着至由下列各物组成的群选出的一衬底：集成电路衬底、内插层、以及印刷电路板。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI395281B (zh) * 2009-07-23 2013-05-01 Epistar Corp 晶粒分類裝置
US10543662B2 (en) 2012-02-08 2020-01-28 Corning Incorporated Device modified substrate article and methods for making
US10086584B2 (en) 2012-12-13 2018-10-02 Corning Incorporated Glass articles and methods for controlled bonding of glass sheets with carriers
TWI617437B (zh) 2012-12-13 2018-03-11 康寧公司 促進控制薄片與載體間接合之處理
US10014177B2 (en) 2012-12-13 2018-07-03 Corning Incorporated Methods for processing electronic devices
US9340443B2 (en) 2012-12-13 2016-05-17 Corning Incorporated Bulk annealing of glass sheets
US10510576B2 (en) 2013-10-14 2019-12-17 Corning Incorporated Carrier-bonding methods and articles for semiconductor and interposer processing
KR102353030B1 (ko) 2014-01-27 2022-01-19 코닝 인코포레이티드 얇은 시트와 캐리어의 제어된 결합을 위한 물품 및 방법
DE102014201635B3 (de) * 2014-01-30 2015-05-13 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Anordnung von elektronischen Bauelementen und elektronische Schaltanordnung
EP3129221A1 (en) 2014-04-09 2017-02-15 Corning Incorporated Device modified substrate article and methods for making
JP6246671B2 (ja) * 2014-07-15 2017-12-13 信越ポリマー株式会社 半導体ウェーハ用サポート治具の製造方法
EP3297824A1 (en) 2015-05-19 2018-03-28 Corning Incorporated Articles and methods for bonding sheets with carriers
KR102524620B1 (ko) 2015-06-26 2023-04-21 코닝 인코포레이티드 시트 및 캐리어를 포함하는 방법들 및 물품들
CN106777431B (zh) * 2015-11-23 2020-05-19 英业达科技有限公司 验证方法
TW202216444A (zh) 2016-08-30 2022-05-01 美商康寧公司 用於片材接合的矽氧烷電漿聚合物
TWI810161B (zh) 2016-08-31 2023-08-01 美商康寧公司 具以可控制式黏結的薄片之製品及製作其之方法
US11331692B2 (en) 2017-12-15 2022-05-17 Corning Incorporated Methods for treating a substrate and method for making articles comprising bonded sheets
US10813225B2 (en) * 2019-02-15 2020-10-20 Xerox Corporation Radio-frequency identification (RFID) label or conductive trace thermal transfer printing method

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1639858A (zh) * 2002-03-05 2005-07-13 夏普株式会社 真空中的衬底保持方法和装置、液晶显示装置制造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3768069B2 (ja) * 2000-05-16 2006-04-19 信越半導体株式会社 半導体ウエーハの薄型化方法
FR2817394B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
US6903442B2 (en) * 2002-08-29 2005-06-07 Micron Technology, Inc. Semiconductor component having backside pin contacts
KR100537892B1 (ko) * 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
FR2860842B1 (fr) * 2003-10-14 2007-11-02 Tracit Technologies Procede de preparation et d'assemblage de substrats
TWI234211B (en) * 2003-12-26 2005-06-11 Advanced Semiconductor Eng Method for forming an underfilling layer on a bumped wafer
JP4584666B2 (ja) * 2004-10-05 2010-11-24 日本合成化学工業株式会社 ポリビニルアセタール系樹脂
JP4349278B2 (ja) * 2004-12-24 2009-10-21 セイコーエプソン株式会社 半導体装置の製造方法
KR100743648B1 (ko) * 2006-03-17 2007-07-27 주식회사 하이닉스반도체 웨이퍼 레벨 시스템 인 패키지의 제조방법
WO2009004560A2 (en) * 2007-07-04 2009-01-08 Koninklijke Philips Electronics N.V. A method for forming a patterned layer on a substrate
TWI335059B (en) * 2007-07-31 2010-12-21 Siliconware Precision Industries Co Ltd Multi-chip stack structure having silicon channel and method for fabricating the same
TWI341554B (en) * 2007-08-02 2011-05-01 Enthone Copper metallization of through silicon via
CA2636995A1 (en) * 2008-07-08 2010-01-08 C.M.E. Blasting & Mining Equipment Ltd. Manual locking means for bit holder with micro/macro adjustment
US8017439B2 (en) * 2010-01-26 2011-09-13 Texas Instruments Incorporated Dual carrier for joining IC die or wafers to TSV wafers

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1639858A (zh) * 2002-03-05 2005-07-13 夏普株式会社 真空中的衬底保持方法和装置、液晶显示装置制造方法

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Publication number Publication date
TWI469229B (zh) 2015-01-11
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