CN103000583B

CN103000583B - 一种改善高压mos晶体管栅致漏电的方法

Info

Publication number: CN103000583B
Application number: CN201210576904.XA
Authority: CN
Inventors: 张�雄
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2012-12-26
Filing date: 2012-12-26
Publication date: 2017-03-01
Anticipated expiration: 2032-12-26
Also published as: CN103000583A

Abstract

一种改善高压MOS晶体管栅致漏电的方法，包括：第一步骤，用于在硅片上形成高压NMOS晶体管栅极结构以及高压PMOS晶体管栅极结构；第二步骤，用于在第一步骤之后得到的结构上布置光刻胶，并且形成光刻胶的图案，从而去除所有高压PMOS晶体管区域上的光刻胶，而且去除高压NMOS晶体管栅极结构多晶硅层上的靠近漏极的部分光刻胶；第三步骤，用于利用形成图案的光刻胶执行重P型的离子注入掺杂，从而形成所有高压PMOS晶体管的源极和漏极，并且向高压NMOS晶体管的栅极的靠近漏极的一部分执行重P型的离子注入掺杂。

Description

一种改善高压MOS晶体管栅致漏电的方法

技术领域

本发明涉及半导体制造领域，更具体地说，本发明涉及一种改善高压MOS晶体管栅致漏电的方法。

背景技术

金属-氧化层-半导体-场效晶体管，简称金氧半场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET，简称MOS)是一种可以广泛使用在模拟电路与数字电路的场效晶体管。MOSFET依照其“沟道”的极性不同，可分为n-type与p-type的MOSFET，通常又称为NMOSFET与PMOSFET。

MOS晶体管的栅致漏电GIDL(gate-introduced drian leakage，也称为栅致漏极泄漏，栅诱导漏极漏电，栅极引发漏极泄漏)已经成为影响小尺寸MOS器件可靠性、功耗等方面的主要原因之一，它同时也对EEPROM(ElectricallyErasable Programmable Read-OnlyMemory)等存储器件的擦写操作有重要影响。当工艺进入超深亚微米时代后，由于器件尺寸日益缩小，栅致漏电GIDL电流引发的众多可靠性问题变得愈加严重。

随着高压MOS晶体管的应用，栅致漏电的影响已成为越来越亟待解决的问题。因而，希望能够提供一种改善高压MOS晶体管栅致漏电的方法。

发明内容

本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够改善高压MOS晶体管栅致漏电的方法。

为了实现上述技术目的，根据本发明的第一方面，提供了一种改善高压NMOS晶体管栅致漏电的方法，其包括：第一步骤，用于在硅片上形成高压NMOS晶体管栅极结构以及高压PMOS晶体管栅极结构；第二步骤，用于在第一步骤之后得到的结构上布置光刻胶，并且形成光刻胶的图案，从而去除所有高压PMOS晶体管区域上的光刻胶，而且去除高压NMOS晶体管栅极结构多晶硅层上的靠近漏极的部分光刻胶；第三步骤，用于利用形成图案的光刻胶执行重P型的离子注入掺杂，从而形成所有高压PMOS晶体管的源极和漏极，并且向高压NMOS晶体管的栅极的靠近漏极的一部分执行重P型的离子注入掺杂。

优选地，高压NMOS晶体管栅极结构和高压PMOS晶体管栅极结构均包括堆叠在硅片上的栅极氧化物层和多晶硅层的叠层，以及形成在所述叠层两侧的第一栅极侧壁和第二栅极侧壁。

根据本发明的第二方面，提供了一种改善高压PMOS晶体管栅致漏电的方法，其包括：第一步骤，用于在硅片上形成高压NMOS晶体管栅极结构以及高压PMOS晶体管栅极结构；第二步骤，用于在第一步骤之后得到的结构上布置光刻胶，并且形成光刻胶的图案，从而去除所有高压NMOS晶体管区域上的光刻胶，而且去除高压PMOS晶体管栅极结构多晶硅层上的靠近源极部分的光刻胶；第三步骤，用于利用形成图案的光刻胶执行重N型的离子注入掺杂，从而形成所有高压NMOS晶体管的源极和漏极，并且向高压PMOS晶体管的栅极的靠近源极的一部分执行重N型的离子注入掺杂。

在本发明中，对于NMOS晶体管，重P型的离子注入掺杂时，使得原本完全覆盖有光刻胶的NMOS区域在漏端开一个口子(即，去除NMOS的源漏区域的漏端上的光刻胶)，这样对于NMOS晶体管，本来栅极上面都是重N型的离子注入，在本发明中引入了额外的重P型的离子注入，这样漏端局部的栅功函数发生改变；与完全只有重N型的离子注入的情况相比，功函数变大，漏极和栅极之间的电压差因此会减少；这样，通过使得漏极和栅极的电压差减小来降低栅致漏电GIDL。

同样地，对于PMOS晶体管，重N型的离子注入掺杂时，使得原本完全覆盖有光刻胶的PMOS区域在源端开一个口子(即，去除PMOS区域的源端上的光刻胶)，这样对于PMOS晶体管，本来栅极上面都是重P型的离子注入，在本发明中引入了额外的重N型的离子注入，这样漏端局部的栅功函数发生改变；与完全只有重P型的离子注入的情况相比，功函数变小，源极和栅极之间的电压差因此会减少；这样，通过使得源极和栅极的电压差减小来降低栅致漏电GIDL。

本发明通过版图的更改来实现所述的去除高压NMOS或者PMOS区域部分的光刻胶，即在现有P+或N+光刻的版图的基础上，额外增加高压NMOS或者PMOS区域的开口部分。

附图说明

结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：

图1示意性地示出了根据本发明实施例的改善高压MOS晶体管栅致漏电的方法的第一步骤。

图2示意性地示出了根据本发明实施例的改善高压MOS晶体管栅致漏电的方法的第二步骤。

图3示意性地示出了根据本发明实施例的改善高压MOS晶体管栅致漏电的方法的第三步骤。

需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。

具体实施方式

为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。

一般，在通过重P型的离子注入掺杂以及重N型的离子注入掺杂，以形成CMOS的源和漏。

在重P型的离子注入掺杂过程中，所有PMOS晶体管的源漏区域都是透光的，即所有PMOS晶体管的源漏区域上的光刻胶都被显影掉，P+离子注入到PMOS晶体管的源区和漏区，同时所有NMOS晶体管的源漏区域都被光刻胶盖住。

相应地，在重N型的离子注入掺杂过程中，所有NMOS晶体管的源漏区域都是透光的，即所有NMOS晶体管的源漏区域上的光刻胶都被显影掉，N+离子注入到NMOS晶体管的源区和漏区，同时所有PMOS晶体管的源漏区域都被光刻胶盖住。

在本发明中，对于NMOS晶体管，重P型的离子注入掺杂时，使得原本完全覆盖有光刻胶的NMOS区域在漏端开一个口子(即，去除NMOS区域的漏端上的光刻胶)，这样对于NMOS晶体管，本来栅极上面都是重N型的离子注入，在本发明中引入了额外的重P型的离子注入，这样漏端局部的栅功函数发生改变；与完全只有重N型的离子注入的情况相比，功函数变大，漏极和栅极之间的电压差因此会减少(Vdelta＝Vd-Vg-WFgs，其中WFgs＝WFg-WFs)；这样，通过使得漏极和栅极的电压差减小来降低栅致漏电GIDL。

其中，Vd为漏端电压；栅端电压为栅和衬底的功函数差，WF(work function)表示功函数；WFg为栅极的功函数；WFs为衬底的功函数。

同样地，对于PMOS晶体管，重N型的离子注入掺杂时，使得原本完全覆盖有光刻胶的PMOS的区域在源端开一个口子(即，去除PMOS区域的源端上的光刻胶)，这样对于PMOS晶体管，本来栅极上面都是重P型的离子注入，在本发明中引入了额外的重N型的离子注入，这样源端局部的栅功函数发生改变；与完全只有重P型的离子注入的情况相比，功函数变小，源极和栅极之间的电压差因此会减少；这样，通过使得源极和栅极的电压差减小来降低栅致漏电GIDL。

<第一实施例>

具体地说，图1至图3示意性地示出了根据本发明实施例的改善高压MOS晶体管栅致漏电的方法。

更具体地说，如图1至图3所示，根据本发明第一实施例的改善高压NMOS晶体管栅致漏电的方法包括：

第一步骤，用于在硅片1上形成高压NMOS晶体管栅极结构以及高压PMOS晶体管栅极结构；

其中，如图1所示，高压NMOS晶体管栅极结构和高压PMOS晶体管栅极结构均包括堆叠在硅片上的栅极氧化物层3和多晶硅层4的叠层，以及形成在所述叠层两侧的第一栅极侧壁51和第二栅极侧壁52；

并且，例如，在硅片1中形成了隔离区域(例如，图1所示的第一隔离区域21和第二隔离区域22)，并且每个高压NMOS晶体管栅极结构和每个高压PMOS晶体管栅极结构位于两个隔离区域之间(例如，位于图1所示的第一隔离区域21和第二隔离区域22之间)；

第二步骤，用于在第一步骤之后得到的结构上布置光刻胶6，并且形成光刻胶6的图案，从而去除所有高压PMOS晶体管区域上的光刻胶，而且去除高压NMOS晶体管栅极结构多晶硅层4上的靠近漏极(例如靠近第二隔离区域22)的部分光刻胶；如图2所示，其中示出了去除高压NMOS晶体管栅极结构多晶硅层4上的靠近第二隔离区域22的部分光刻胶的情况，如图2中的双向箭头部分所示；

第三步骤，用于利用形成图案的光刻胶6执行重P型的离子注入掺杂，从而形成所有高压PMOS晶体管的源极和漏极，并且向高压NMOS晶体管的栅极的靠近漏极的一部分执行重P型的离子注入掺杂，如图3所示。

<第二实施例>

同样可以参考图1至图3。

如图1至图3所示，根据本发明第二实施例的改善高压PMOS晶体管栅致漏电的方法包括：

第二步骤，用于在第一步骤之后得到的结构上布置光刻胶6，并且形成光刻胶6的图案，从而去除所有高压NMOS晶体管区域上的光刻胶，而且去除高压PMOS晶体管栅极结构多晶硅层4上的靠近源极(例如靠近第二隔离区域22)的部分光刻胶；此时，图2示出了去除高压PMOS晶体管栅极结构多晶硅层4上的靠近第二隔离区域22的部分光刻胶的情况，如图2中的双向箭头部分所示；

第三步骤，用于利用形成图案的光刻胶6执行重N型的离子注入掺杂，从而形成所有高压NMOS晶体管的源极和漏极，并且向高压PMOS晶体管的栅极的靠近源极的一部分执行重N型的离子注入掺杂，如图3所示。

而且，第一实施例和第二实施例可以组合起来形成新的实施例。

此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。

可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims

1.一种改善高压NMOS晶体管栅致漏电的方法，其特征在于包括：

第一步骤，用于在硅片上形成高压NMOS晶体管栅极结构以及高压PMOS晶体管栅极结构；

第二步骤，用于在第一步骤之后得到的结构上布置光刻胶，并且形成光刻胶的图案，从而去除所有高压PMOS晶体管区域上的光刻胶，而且去除高压NMOS晶体管栅极结构多晶硅层上的靠近漏极的部分光刻胶；

第三步骤，用于利用形成图案的光刻胶执行重P型的离子注入掺杂，从而形成所有高压PMOS晶体管的源极和漏极，并且向高压NMOS晶体管的栅极的靠近漏极的一部分执行重P型的离子注入掺杂。

2.根据权利要求1所述的改善高压NMOS晶体管栅致漏电的方法，其特征在于，高压NMOS晶体管栅极结构和高压PMOS晶体管栅极结构均包括堆叠在硅片上的栅极氧化物层和多晶硅层的叠层，以及形成在所述叠层两侧的第一栅极侧壁和第二栅极侧壁。

3.根据权利要求1所述的改善高压NMOS晶体管栅致漏电的方法，其中，通过版图的更改来实现所述的去除高压NMOS晶体管栅极结构多晶硅层上的靠近漏极的部分光刻胶。

4.一种改善高压PMOS晶体管栅致漏电的方法，其特征在于包括：

第二步骤，用于在第一步骤之后得到的结构上布置光刻胶，并且形成光刻胶的图案，从而去除所有高压NMOS晶体管区域上的光刻胶，而且去除高压PMOS晶体管栅极结构多晶硅层上的靠近源极的部分光刻胶；

第三步骤，用于利用形成图案的光刻胶执行重N型的离子注入掺杂，从而形成所有高压NMOS晶体管的源极和漏极，并且向高压PMOS晶体管的栅极的靠近源极的一部分执行重N型的离子注入掺杂。

5.根据权利要求4所述的改善高压PMOS晶体管栅致漏电的方法，其特征在于，高压NMOS晶体管栅极结构和高压PMOS晶体管栅极结构均包括堆叠在硅片上的栅极氧化物层和多晶硅层的叠层，以及形成在所述叠层两侧的第一栅极侧壁和第二栅极侧壁。

6.根据权利要求4所述的改善高压PMOS晶体管栅致漏电的方法，其中，通过版图的更改来实现所述的去除高压PMOS晶体管栅极结构多晶硅层上的靠近源极的部分光刻胶。