CN102983856A - 多模数除频器以及相关的控制方法 - Google Patents

Abstract

本发明提出一种多模数除频器以及相关的控制方法。该多模数除频器包含有一除数下载器、一多模数除频电路、以及一模数控制器。该除数下载器，于一下载信号指示一除法周期开始时，下载一除数。该多模数除频电路包含有多个除法器串接在一起，依据一输入频率以及该除数，该多模数除频电路可提供一输出频率。这些除法器分别输出多个模数输出信号。每一除法器可操作于一回路导通状态或一回路断开状态。该模数控制器，依据该除数，选择并控制这些除法器其中之一，使其在该除法周期结束时，确定维持在该回路断开状态。该下载信号是对应这些模数输出信号其中之一。

Description

多模数除频器以及相关的控制方法

技术领域

本发明是相关于频率合成器，尤指使用于频率合成器中的多模数除频器。

背景技术

频率合成器是无线通讯系统中一个重要的构成单元，负责执行高频载波与基频信号之间的转换。其设计优劣决定了信号转换的品质与传输系统的性能。在一个射频无线传输系统中，频率合成器大多以锁相回路的型式来实现。在设计上，以和差调制分数型锁相回路架构为目前的主流。此种架构，结合了多模数除频器(Multi-modulus divider)与和差调制器(∑-Δmodulator)，来实现一个分数型除频电路。

图1为依据S.Vaucher于IEEE J.Solid-State Circuit所公开的论文而实现的多模数除频器10，其中具有8个除法器CE₀～CE₇。除数由控制信号P₀～P₇所构成。图2为图1中的一除法器CE_n，其中n为0到7的整数。除法器CE_n对频率输入端F_I的输入频率除以2或3，而在频率输出端F_o产生输出频率。而除法器CE_n是处于除2或是除3其中的哪个状态，可以透过控制端P_I上的控制信号P_n与模数输入端M_I上的模数输入信号MI_n所控制。图1中的多模数除频器10可以对除法器CE₀的频率输入端F_I的输入频率，以一除数进行除频，结果可以在除法器CE₀的模数输出端M_o输出。多模数除频器10的可执行的除数范围为2⁸～2⁸⁺¹-1。

为了可以延展可执行的除数范围，使一多模数除频器采用单一输入频率时，就能够适用于多种不同应用协定的频率范围，图3中加入了除数延展逻辑(divider extension logic)12，所构成的多模数除频器14可执行的除数范围延展到2⁵～2⁸⁺¹-1。在图3中，除数是由控制信号P₀～P₈所构成。以下将以数串[P₈，P₇，...，P₀]来做为除数控制P，表示P₀～P₈的逻辑值。简单的来说，除数延展逻辑12依据当下的除数，选择性地跳过(bypass)最后几个除法器，使其等效上，对于输入频率F_IN，没有提供除频的功能。举例来说，除数为63时，除数控制P为[000111111]。因为控制信号P₆～P₈都为0，所以模数输入信号MI₄固定为1，除法器CE₅～CE₇被跳过，没有提供除频的功能。此时，模数输出信号MO₀～MO₄的频率，都会一样，大约是除法器CE₀的频率输入端F_I的信号频率的63分之一。

发明内容

本发明的实施例提供一种多模数除频器，包含有一除数下载器、一多模数除频电路、以及一模数控制器。该除数下载器，于一下载信号指示一除法周期开始时，下载一除数。该多模数除频电路包含有多个除法器串接(cascade)在一起，依据一输入频率以及该除数，该多模数除频电路可提供一输出频率。这些除法器分别输出多个模数输出信号(output modulus signal)。每一除法器可操作于一回路导通状态(close-loop status)或一回路断开状态(open-loop status)。该模数控制器，依据该除数，选择并控制这些除法器其中之一，使其在该除法周期结束时，确定维持在该回路断开状态。该下载信号是对应这些模数输出信号其中之一。

本发明的实施例提供一种多模数除频电路的控制方法。该多模数除频电路包含有多个除法器串接(cascade)在一起，依据一输入频率以及该除数，该多模数除频电路可提供一输出频率。每一除法器可操作于一回路导通状态或一回路断开状态。该方法包含有：提供一下载信号，其中，该下载信号可定义一除法周期；于该除法周期开始时，载入一除数；依据该除数选择这些除法器其中之一，作为一被选择除法器；以及，于该除法周期中，该下载信号的一切换缘之后，控制该被选择除法器，以使该被选择除法器于该除法周期中，均操作于该回路断开状态。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1为已经公开于一论文的多模数除频器。

图2为图1中的一除法器。

图3为有加入了除数延展逻辑的一多模数除频器。

图4显示图3中的一些信号的时序。

图5显示依据本发明所实施的锁相回路架构。

图6显示图5中的多模数除频器。

图7显示图6中的除数下载器。

图8显示了图6中的一除法器。

图9A以及图9B显示二模数控制器。

图10显示图6中的一些信号的时序。

图11A以及图11B显示另二模数控制器。

图12显示图6中的模数控制器被图11A中的模数控制器取代时的一些信号时序图。

主要元件符号说明：

10    多模数除频器

12    除数延展逻辑

14    多模数除频器

16    区域

18    区域

20    锁相回路架构

24    相位检测器

26    电荷泵

28    回路滤波器

30    电压缓冲器

32    电压控制震荡器

34    除数决定器

60    多模数除频器

62    除数下载器

64、64a、64b、64c    下载信号选择器

66  模数设定选择器

68、68a、68b、68c  模数控制器

70  多模数除频电路

CE₀～CE₇、CS₀～CS₇  除法器

Clk_DIV  除频后时脉

DL1、DL2、DL3、DL4D  锁存器

DT   端

DT₅  信号

F_I   频率输入端

F_o   频率输出端

LOAD    下载信号

M_I      模数输入端

MI₀～MI₇   模数输入信号

M_o      模数输出端

MO₀～MO₇   模数输出信号

M_o-pre  端

MO-PRE₄～MO-PRE₇    信号

M_S     设定端

M_SEL   选择信号

MSET₅～MSET₇    设定信号

P₀～P₈  控制信号

PP₀～PP₈   控制信号

具体实施方式

要实现一个分数型除频电路，多模数除频器的除数可能会在两个或以上的整数值之间切换。举例来说，如果希望实现分数除数为63.5，一种可能的除数数列可能是(63，64，63，64，...)。一个多模数除频器应该要在除数切换的过程中，都必须精确的执行所希望的除频效果。不然，输出错误的频率时，可能会造成整个锁相回路无法收敛的结果。

图3的多模数除频器14在一些特定的除数数列，会输出错误的频率。图4显示图3中的一些信号的时序，其中也显示了依时间顺序所出现的除数序列为(64，63，63，64，63)。信号DT₅为除法器CE₅内的DT端上的信号。如图4的区域18所示，模数输出信号MO₄的脉波(pulse)过短，而无法传递而产生模数输出信号MO₃，所以造成这个除63周期的输出结果遗失。

图4中的错误频率发生原因是除法器CE₅的操作状态差异。在除数为63时，图3中的除数控制P为[000111111]。此时，虽然除法器CE₅应该跳过，但是控制信号P₅为1，模数输入信号MI₅为1，因此，除法器CE₅会对频率输出信号FO₄进行频率除3的动作，而产生模数输出信号MO₅。请参考图2，一除法器中的D锁存器DL1与DL2以及其中的连线可以构成一个频率除2回路，而DT端点上的信号，会决定这个频率除2的回路是导通(close)还是断开(open)。如果要进行频率除3，频率除2的回路会断开一段时间，然后再导通。所以，除法器CE₅在除数为63时，其中的频率除2回路状态可能是导通，也可能是断开。当除数由63切换成64时，除法器CE₅操作于不同的回路状态就会有不同的结果，所以可能产生错误频率。如同图4所示，在第一个除63除数周期快结束时，信号DT₅转态，除法器CE₅中的频率除2回路从断开，改变为导通。在第二个除63的除数周期中，信号DT₅固定使频率除2回路为导通。图4可以看出，在区域16提早出现了模数输出信号MO0～MO4，所以模数输出信号MO0的频率，并不是所希望的除64的结果。从模数输出信号MO4来看，也是错误地执行了除32的除频结果。

图5显示依据本发明所实施的锁相回路架构20，包含有相位检测器(phasedetector)24、电荷泵(charge pump)26、回路滤波器(loop filter)28、电压缓冲器(voltage buffer)30、电压控制震荡器(voltage controlled oscillator)32、多模数除频器60、以及除数决定器(modulus decider)34。多模数除频器60以其中的模数输出信号MO₀作为除频后时脉Clk_DIV，提供给相位检测器24与除数决定器34。除数决定器34可以包含有一和差调制器(∑-Δmodulator)，输出控制信号PP₀～PP₈给多模数除频器60，决定当下供给多模数除频器60的除数。

图6显示图5中的多模数除频器60，其中包含有除数下载器62、模数控制器68、以及多模数除频电路70。除数下载器62下载除数决定器34所输出的控制信号PP₀～PP₈，作为控制信号P₀～P₈，提供模数控制器68与多模数除频电路70所使用。模数控制器68依据控制信号P₆～P₈，产生下载信号LOAD以及设定信号MSET₅～MSET₇。多模数除频电路70就依据控制信号P₀～P₈与设定信号MSET₅～MSET₇，对输入频率F_IN，执行除频的功能，产生模数输出信号MO₀。多模数除频电路70具有8个串接(cascade)在一起的除法器CS₀～CS₇。

图7显示图6中的除数下载器62，其中具有9个D触发器(flip flop)。在下载信号LOAD的下降缘时，D触发器下载控制信号PP₀～PP₈，作为控制信号P₀～P₈。这意味着，下载信号LOAD的下降缘指示了一除法周期的开始以及前一除法周期的结束，下载了除数决定器34所决定的除数，供多模数除频器60内部使用。

图8显示了一除法器CS_n，其中n为0到7的整数。当设定端M_S为1时，图8的除法器CS_n操作与功能将完全等同图2的除法器CE_n。因此，图6中的除法器CS₀～CS₄，每一个都可以用图2的除法器取代，而保有一样的功效。在DT端上的信号DT_n为1时，D锁存器DL1与DL2所构成频率除2回路导通，所以除法器CS_n操作于回路导通状态；相反的，信号DT_n为0时，除法器CS_n操作于回路断开状态。当设定端M_S为0时，D锁存器DL3的D输入，最多经过一段时间，就会强迫模数输出端M_o所输出的模数输出信号MO_n设定为1。若此时P为1，最多再经过一段时间，会强迫DT端上的信号DT_n设定为0，强迫除法器CS_n操作于回路断开状态。

图9A显示模数控制器68。模数控制器68有两个装置：下载信号选择器64以及模数设定选择器66。下载信号选择器64选择模数输出信号MO₄～MO₇其中之一，并将其反向后，来当作下载信号LOAD。换言之，下载信号是依据这些模数输出信号中的一者产生。模数设定选择器66则是依据控制信号P₆～P₈，选择并控制除法器CS₅～CS₇其中之一内的设定端M_S，使其接收下载信号LOAD。

图9A所提供的选择规则大致解释如下。从当下的除数，也就是除数控制P，可以得知当下的除法周期中，需要使用到前k+1个除法器CS₀～CS_k来提供除频，所以需要被跳过不用的就有除法器CS_k+1～CS₇。此时，就会取用被需要的除法器中的最后一个除法器，也就是除法器CS_k的模数输出信号MO_k，来产生下载信号LOAD。而需要被跳过不用的除法器中的第一个，也就是除法器CS_k+1，的设定端M_S将会接收下载信号LOAD。举例来说，当[P₆，P₇，P₈]等于[0，0，0]时(除数范围是32到63)，最后一个需要提供除频的除法器是除法器CS₄，而第一个被跳过不用除法器是除法器CS₅。此时，在图9A中，模数输出信号MO₄的反向，就会是下载信号LOAD；除法器CS₅的设定端M_S，会收到模数输出信号MO₄。类似的，除数范围是64到127时([P₆，P₇，P₈]等于[1，0，0])，模数输出信号MO₅的反向，就会是下载信号LOAD；除法器CS₆的设定端M_S，会收到模数输出信号MO₅。除数范围是128到255时([P₆，P₇，P₈]等于[X，1，0])，模数输出信号MO₆的反向，就会是下载信号LOAD；除法器CS₇的设定端M_S，会收到模数输出信号MO₆。以此类推。

图10显示图6中的一些信号的时序，其中也显示了除数序列为(64，63，63，64)。模数输出信号MO₄的上升缘，定义了一除法周期的开始，所以下载产生了当时除数。除数为63的除法周期中，除法器CS₅的设定端M_S上的设定信号MSET₅，就是等于模数输出信号MO₄。从图10也可以看出，在除数为63的除法周期中，信号DT₅会一直为0时，除法器CS₅保持操作于一回路断开状态。也因为除法器CS₅在除数为63的除法周期结束时，其操作状态是可以确定为回路断开，所以，进入除数为64的除法周期时，可以确定执行除数为64的除频动作。相较于图4，也可以发现图10中的除法周期都有正确的执行相对应除数所期望的除频动作。

从图10中也可以发现，除数为63的除法周期中，模数输出信号MO₅虽然有机会成为逻辑上的0，但是很快地就被模数输出信号MO₄的下降缘所设定或控制，而回复到逻辑上的1，所以没有影响除数63执行的正确性。

图9B显示另一种模数控制器68a。与图9A相异的，多工器80的控制端不是接收选择信号MS₁与MS₂，而是接收其他的选择信号M_SEL。举例来说，选择信号M_SEL可以直接由图5中的除数决定器(modulus decider)34来产生。

图11A显示另一种模数控制器68b，其与图9A相异处在于，图11A中多工器80的输入端，不再是接收模数输出信号MO₄～MO₇，而是接收信号MO-PRE-B₄～MO-PRE-B₇。信号MO-PRE-B_n是除法器CS_n中，于端M_o-pre-b上的信号。图11A中，多工器80直接输出下载信号LOAD。图12显示图6中的模数控制器68被模数控制器68b取代时的一些信号时序图。从图12可以发现，除法周期改由信号MO-PRE-B₄所决定。在信号MO-PRE-B₄的下降缘，也就是下载信号LOAD的上升缘时，除数被下载下来，来更新作为当下的除数。在除数为63的除法周期中，设定信号MSET₅等于信号MO-PRE-B₄的反向。图12也显示了不论除数为63或是64的除法周期，除频都是正确的执行。

图11B显示另一种模数控制器68c，可以依据图9B与图11A，以及相关的解释而了解，故不再累叙。

在图6的实施例中，下载信号LOAD随着除数不同而可能连接到不一样的模数输出信号。在另一个实施例中，下载信号LOAD则是固定采用一个模数输出信号，譬如说下载信号LOAD固定是模数输出信号MO₄的反向。

以上的实施例虽然采用8个除法器CS₀～CS₇，但此业界中具有普通技术能力者，可以依据以上的教导，使用任何数目的除法器。

在本发明的实施例中，第一个被跳过不用除法器，其中的频率除2回路都是被维持在断开状态。如此，可以确保这第一个被跳过不用除法器，在后续除法周期中，万一变成不再被跳过时，可以正确的执行除频的功能。

虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (14)

1.一种多模数除频器，包含有：

一除数下载器，于一下载信号指示一除法周期开始时，下载一除数；

一多模数除频电路，包含有多个串接的除法器，依据一输入频率以及该除数，该多模数除频电路提供一输出频率，所述除法器分别输出多个模数输出信号，每一除法器操作于一回路导通状态或一回路断开状态；以及

一模数控制器，依据该除数，选择并控制所述除法器中的一者在该除法周期结束前，维持于该回路断开状态；

其中，该下载信号是依据这些模数输出信号中的一者产生。

2.如权利要求1所述的多模数除频器，其特征在于，该除数下载器于该下载信号的一第一切换缘时，下载该除数；以及，该模数控制器是于该下载信号的一第二切换缘之后，控制被选择的该除法器。

3.如权利要求1所述的多模数除频器，其特征在于，该除数能够使所述除法器中的前数个除法器提供除频以产生该输出频率，该下载信号由该前数个除法器中的最后一个除法器所输出。

4.如权利要求3所述的多模数除频器，其特征在于，该最后一个除法器更包含一D锁存器，该D锁存器输出所述模数信号其中之一，该模数控制器与该下载信号可控制该D锁存器的一D输入。

5.如权利要求3所述的多模数除频器，其特征在于，该下载信号为该最后一个除法器所输出的模数信号。

6.如权利要求3所述的多模数除频器，其特征在于，该被选择的除法器为该前数个除法器的下一除法器。

7.如权利要求1所述的多模数除频器，其特征在于，该被选择除法器具有一D锁存器，该D锁存器输出所述模数信号其中之一，该模数控制器控制该D锁存器的一D输入。

8.如权利要求1所述的多模数除频器，其特征在于，当一第一除法器操作于该回路导通状态时，该第一除法器提供频率除以2的功能。

9.一种多模数除频的控制方法，适用于一多模数除频电路，包含有多个串接除法器，依据一输入频率以及一除数，该多模数除频电路提供一输出频率，每一除法器可操作于一回路导通状态或一回路断开状态，该方法包含有：

提供一下载信号，指示一除法周期；

于该除法周期开始时，载入该除数；

依据该除数选择所述除法器中的一者，作为一被选择除法器；以及

于该除法周期中，该下载信号的一切换缘之后，控制该被选择除法器使该被选择除法器操作于该回路断开状态。

10.如权利要求9所述的控制方法，还包含有：

依据该除数，使所述除法器中的前数个除法器提供除频以产生该输出频率；

其中，该下载信号是由该前数个除法器中的最后一个除法器所提供。

11.如权利要求10所述的控制方法，其特征在于，该被选择除法器为该前数个除法器之后的下一个除法器。

12.如权利要求10所述的控制方法，其特征在于，该前数个除法器中的该最后一个除法器具有一D锁存器，该D锁存器具有一D输入，以及输出一模数信号，该控制方法包含有：

依据该模数信号，提供该下载信号。

13.如权利要求10所述的控制方法，其特征在于，该前数个除法器中的该最后一个除法器具有一D锁存器，该D锁存器具有一D输入，并输出一模数信号，该控制方法包含有：

依据该下载信号，控制该D输入。

14.如权利要求9所述的控制方法，其特征在于，该被选择除法器包含有一D锁存器，该D锁存器具有一D输入，并输出一模数信号，该控制步骤是控制该D输入。

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