CN102969446B - 半导体芯片封装和方法 - Google Patents

半导体芯片封装和方法 Download PDF

Info

Publication number
CN102969446B
CN102969446B CN201210317192.XA CN201210317192A CN102969446B CN 102969446 B CN102969446 B CN 102969446B CN 201210317192 A CN201210317192 A CN 201210317192A CN 102969446 B CN102969446 B CN 102969446B
Authority
CN
China
Prior art keywords
electric current
semiconductor chip
current track
packaging part
outer pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201210317192.XA
Other languages
English (en)
Other versions
CN102969446A (zh
Inventor
乌多·奥塞尔勒基纳
斯特凡·兰道
福尔克尔·斯特鲁特兹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN102969446A publication Critical patent/CN102969446A/zh
Application granted granted Critical
Publication of CN102969446B publication Critical patent/CN102969446B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R33/00—Arrangements or instruments for measuring magnetic variables
    • G01R33/02—Measuring direction or magnitude of magnetic fields or magnetic flux
    • G01R33/06—Measuring direction or magnitude of magnetic fields or magnetic flux using galvano-magnetic devices
    • G01R33/07—Hall effect devices
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R15/00—Details of measuring arrangements of the types provided for in groups G01R17/00 - G01R29/00, G01R33/00 - G01R33/26 or G01R35/00
    • G01R15/14—Adaptations providing voltage or current isolation, e.g. for high-voltage or high-current networks
    • G01R15/20—Adaptations providing voltage or current isolation, e.g. for high-voltage or high-current networks using galvano-magnetic devices, e.g. Hall-effect devices, i.e. measuring a magnetic field via the interaction between a current and a magnetic field, e.g. magneto resistive or Hall effect devices
    • G01R15/207—Constructional details independent of the type of device used
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R33/00—Arrangements or instruments for measuring magnetic variables
    • G01R33/0047—Housings or packaging of magnetic sensors ; Holders
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/16—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of types provided for in two or more different subclasses of H10B, H10D, H10F, H10H, H10K or H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N52/00—Hall-effect devices
    • H10N52/80—Constructional details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Hall/Mr Elements (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开了一种半导体芯片封装件和制造半导体芯片封装件的方法。本发明的实施方式包括：基板和设置在基板上并由封装材料横向地包围的半导体芯片。该封装件还包括在半导体芯片附近的电流轨道，电流轨道通过隔离层与半导体芯片隔离；第一外部焊垫以及使电流轨道与第一外部焊垫接触的通路接点。

Description

半导体芯片封装和方法
技术领域
本发明大体涉及一种半导体芯片封装件和用于制造半导体芯片封装件的方法，并且在特定实施方式中，涉及霍尔传感器（Hall sensor）封装件和用于制造霍尔传感器封装件的方法。
背景技术
霍尔传感器是一种响应于所测量的磁场而改变其输出电压的传感器。在其最简单的形式中，霍尔传感器用作模拟换能器，以直接针对所测磁场返回电压。
导体所携带的电将产生随着电流而改变的磁场，并且，霍尔传感器不中断电路地测量电流。
霍尔传感器通常被用在诸如气压缸的工业应用中，或用在诸如计算机打印机或键盘的用电设备中。
霍尔传感器还通常用来设定轮和轴的速度，诸如，用于针对内燃机点火定时，转速计和防锁制动系统。它们在无刷DC电机中用来检测永磁铁的位置。
发明内容
根据本发明的实施方式，一种半导体装置的封装件包括：基板和设置在基板上并由封装材料横向地包围的半导体芯片。该封装件还包括与半导体芯片相邻的电流轨道、利用隔离层将电流轨道与半导体芯片隔离、第一外部焊垫，以及将电流轨道与第一外部焊垫接触的通路接点。
根据本发明的另一实施方式，一种用于制造封装件的方法包括：将半导体芯片放置在基板上，与半导体芯片相邻地形成第一层压层，并在半导体芯片之上形成电流轨道。该方法还包括：在电流轨道之上形成第二层压层，在第二层压层中形成通路，填充通路从而形成通路接点，并在通路接点之上形成外部焊垫。
根据本发明的另一实施方式，一种多芯片封装件包括：基板、设置在基板上的霍尔传感器，以及设置在基板上的至少一个另外的半导体芯片。该多芯片封装件还包括：包围霍尔传感器和该至少一个另外的半导体芯片的封装件材料、邻近霍尔传感器的电流轨道（其中，通过隔离层将电流轨道与霍尔传感器隔离）、外部焊垫，以及将电流轨道与外部焊垫接触的通路接点。
根据本发明的另一实施方式，一种使用霍尔传感器的方法包括：在霍尔传感器封装件的第一电流I/O焊垫处从印刷电路板接收电流；使电流通过第一接触通路阵列流至第一电流轨道；与霍尔传感器相邻地设置第一电流轨道；并利用霍尔传感器测量电流。该方法还包括：使电流流至第二电流轨道、第二接触通路阵列和第二电流I/O焊垫并将该电流送回至印刷电路板。
根据本发明的一个实施方式，一种用于半导体装置的封装件包括：基板和设置在基板上并由包括层压材料的层压材料层横向地包围的半导体芯片。该封装件还包括：邻近半导体芯片的电流轨道，利用隔离层将电流轨道与半导体芯片隔离；第一外部焊垫；以及将电流轨道与第一外部焊垫接触的接点。
附图说明
为了更全面地理解本发明及其优点，现在结合附图参考以下描述，其中：
图1示出了使用基于引线框的封装件的传统的霍尔传感器；
图2a示出了半导体芯片封装件的实施方式的截面图；
图2b示出了半导体芯片封装件的细节的实施方式；
图2c示出了半导体芯片封装件的细节的实施方式；
图2d示出了金属化系统（metallization system）的实施方式；
图3示出了制造半导体芯片封装件的方法的流程图；
图4示出了使用半导体芯片封装件的方法的流程图。
具体实施方式
下面详细地讨论目前的优选实施方式的制造和使用。然而，应理解，本发明提供了许多可应用的发明概念，其可体现在许多特定上下文中。所讨论的特定实施方式仅说明制造和使用本发明的特定方式，并不限制本发明的范围。
将在特定上下文中关于优选实施方式描述本发明，即，霍尔传感器封装件。然而，本发明也可应用于其他半导体芯片封装件。
图1示出了传统的霍尔传感器封装件100，其中，电流轨道105为引线框108的一部分。霍尔传感器利用隔离层与电流轨道105/引线框108隔离。这种配置的一个缺点是，到电流轨道108的电流轨迹109相对较长，因此，这些电流轨迹109的电阻相对较高。此外，霍尔传感器和电流轨道之间的隔离层相对较厚，这会减小磁场强度并可能明显地导致传感器漂移。
通常由本发明的实施方式来解决或规避这些和其他问题，并通常用本发明的实施方式来实现技术优点，所述实施方式包括半导体芯片封装件，其中，该半导体芯片封装件通过使用层压层形成。本发明的另一实施方式包括电连接I/O焊垫（pad）和邻近半导体芯片设置的电流轨道或金属（metallization）的接触通路。另一实施方式包括位于半导体芯片和电流轨道/金属之间的薄隔离层。在一个实施方式中，半导体芯片封装件不包括引线框。
本发明的实施方式的一个优点是，半导体芯片封装件使用短距离的电流路径，以使电流接近半导体芯片并使电流远离半导体芯片。另一优点是，电流路径被引导至接近半导体芯片和功能元件。又一优点是，与目前可获得的封装件相比，可用高自由度和精度或准确度来制造半导体芯片封装件。最后一个优点是，对电流路径可仅使用一种导电材料，从而可避免电流路径中的材料分界。
图2a示出了半导体封装件200的实施方式的截面图。封装件200包括基板210和配置在基板210上的半导体芯片220。半导体芯片220被嵌在封装层230中。隔离层240被设置在半导体芯片220上。电流轨道250被设置在隔离层240之上。第一外部焊垫270被配置在电流轨道250之上，并且，第一外部焊垫270通过至少一个通路接点（via contact）260与电流轨道250电连接。半导体芯片220经由定线（routing）285、接点280和芯片焊垫223电连接至第二外部焊垫290。
半导体芯片220为独立装置或集成电路。半导体芯片220包括顶面222和背面221。有源区域和功能元件225可位于半导体芯片220的顶面222中或位于其附近。功能元件225可以是例如霍尔传感器的传感元件和/或诸如xMR元件的磁性传感元件。例如，磁性传感元件可以是各向异性磁阻（AMR）元件、巨磁阻（GMR）元件等。可选或另外地，功能元件225可以是诸如二极管、晶体管、晶闸管或存储元件的任何有源元件。半导体芯片220还包括被配置在顶面222的表面上的芯片焊垫223。半导体芯片220的背面221与基板210接触。基板210可将半导体芯片220与封装件200的外部隔离。
封装层230至少横向地包围半导体芯片220。封装层230可完全包围半导体芯片220。封装层230可以是层压层或复合层。可选地封装层可以包括其他材料。例如，层压层230可以是环氧树脂、基于聚合物的环氧树脂、玻璃纤维增强的环氧树脂或涂有树脂的铜（RCC）。可选地层压层230可以是纤维增强的酚醛硬化环氧树脂。层压层230可以包括多个层。例如，层压层230可以包括无卤素的、高弹性模量的，和/或低CTE的多层材料。在一个实施方式中，层压层不包括环氧树脂模制材料。
电流轨道250可被设置在半导体芯片220上。电流轨道250可以是芯片上金属（on-chip metallization），或可以作为不同的层而沉积在封装层230中。电流轨道250包括导电材料。例如，电流轨道250可以是金属，例如铜、铝、钨或其组合。可选地电流轨道250可以包括其他导电材料。电流轨道250的一部分靠近功能元件225而设置。在一个实施方式中，电流轨道250在功能元件225的附近包括减小的截面或收缩部，使得在收缩部处增加流过电流轨道250的电流。该收缩部可被配置在比电流轨道250的剩余部分更靠近半导体芯片220（以及功能元件225）的地方。
电流轨道（current rail）250通过隔离层240与半导体芯片隔离。隔离层240可以包括氧化物（例如，二氧化硅）或氮化物（例如，氮化硅）。可选地隔离层240包括聚亚胺或层压材料。
第一外部焊垫或电流I/O焊垫270可以位于封装件200的上部201中。例如，电流I/O焊垫270可以被配置在层压层230的上部中或配置在最上面的层压层230中。电流I/O焊垫270可以是焊料连接盘（solderland）。
电流I/O焊垫270与电流轨道250电连接。可通过一个接点、多个接点或接点260的阵列来建立该连接。该接点或多个接点260可以是通路接点。例如，该接点或多个接点260可以是基本上垂直于电流轨道250表面或半导体芯片220表面设置的通路接点阵列。可选地，该接点或多个接点260可以形成为具有其他几何特征。这种配置可以具有这样的优点：从电流I/O焊垫270到电流轨道250的距离非常短。电流I/O焊垫270可针对具有例如达100A的电流或达50A的电流的高电流的电流应用来进行设计。
电流I/O焊垫270和通路接点260可以包括导电材料。例如，电流I/O焊垫和通路接点260可以包括金属，例如铜、铝、钨、镍或其组合。可选地可以使用钯和金。在一个实施方式中，电流I/O焊垫270、通路接点260和电流轨道250的导电材料是相同的。可选地电流I/O焊垫270、接点260和电流轨道250的导电材料包括至少两种不同的金属。
通路接点260的直径的范围可以是在大约40/50μm至大约100/150μm的范围内。通路接点260的高度（包括电流I/O焊垫270的高度）的范围可以在大约10μm至大约150μm的范围内。整个金属叠层（metallization stack）（电流轨道250、通路接点260、电流I/O焊垫270）的高度的范围可以高达大约350/400μm。在一个实施方式中，通路接点260的宽度至少和其高度一样宽或大于其高度。通路接点260可以包括1/1至1/1.5的纵横比。可选地，通路接点260的高度大于其宽度，例如，通路接点260可以包括1/1至0.8/1的纵横比。
还可以在封装件200的上部201中形成第二外部焊垫或传感器I/O焊垫290。例如，传感器I/O焊垫290可以被配置在层压层230的上部中或被配置在最上面的层压层230中。传感器I/O焊垫290经由定线285电连接至芯片焊垫223。定线285在层压层230中可以包括一个或几个金属化层。传感器I/O焊垫290和定线285可以包括导电材料。例如，传感器I/O焊垫290和定线285可以包括金属，例如铜、铝、钨或其组合。电流I/O焊垫290和定线285可以被设计为对信号和芯片提供电压。
第一外I/O焊垫270和第二外I/O焊垫290可以彼此电流地（galvanically）隔离。漏电和间隙规格可以提供应满足的条件。
在一个实施方式中，电流轨道250可以被设置在顶面之上并被围绕半导体芯片220的侧壁。可选地，电流轨道250可以只被配置为围绕一个侧壁或几个侧壁。此外，半导体芯片220可以被配置在封装件200中，使得功能元件225面向基板210。在这种结构中，电流轨道250可以被配置在隔离层210和半导体芯片220之间。隔离层240可以被设置在功能元件225和电流轨道250之间。
图2b示出了图2a的一个实施方式的细节。特别地，图2b示出了这样一个实施方式，其中，电流轨道250为芯片上金属，并且，隔离层240包括二氧化硅、氮化硅或聚亚胺。
在此实施方式中，隔离层240是薄隔离层240。薄隔离层240被配置在半导体芯片220的顶面222之上并靠近功能元件225。薄隔离层240可以包括大约5μm至大约20μm的厚度。可选地，薄隔离层240包括大约达50μm的厚度。在一个实施方式中，薄隔离层240不应厚于大约150至大约200μm。通常，对于具有较高的预期电压量的应用，薄隔离层240可以包括更大的厚度。在一个实施方式中，电流轨道250可以仅覆盖半导体芯片220的顶面222的一部分。
图2c示出了图2a的另一实施方式的细节。具体地，图2c示出了这样一个实施方式，其中，将电流轨道250设置在半导体芯片220附近的层压层230中。
薄隔离层240可以被配置在半导体芯片220的顶面222上并靠近功能元件225。薄隔离层240可以是诸如层压材料或亚胺材料的材料。薄隔离层240可以包括层压层以及氧化物和/或氮化物层。薄隔离层240可以包括大约5μm至大约20μm的厚度。可选地，薄隔离层240包括大约达50μm的厚度。在一个实施方式中，薄隔离层240不应比大约150至大约200μm厚。通常，对于更大量的预期电压的应用，薄隔离层240可以包括更大的厚度。在一个实施方式中，电流轨道250可以覆盖顶面222并超出半导体芯片220的边缘227水平延伸。可选地，电流轨道250可以仅覆盖半导体芯片220的顶面222的一部分。
图2d示出了半导体芯片200的金属化系统201和印刷电路板（PCB）的细节。该系统仅示出了整个金属化系统的1/4。可通过在正y轴方向上增加另一1/4并在负x轴方向上增加1/2，来设计整个金属化系统。沿着y轴（除了金属线205）的截面是图2b所示的封装金属化系统的截面的一半。
如关于图2a至图2c所讨论的，半导体芯片220被配置在电流轨道250的下方，为了简化而在这里省略。金属化系统201包括电流轨道250、设置在电流轨道250上方的通路接点260的阵列，以及半导体芯片封装件200中的电流I/O焊垫270和设置在印刷电路板（PCB）中的金属线205。金属线205被焊接至电流I/O焊垫270。
电流轨道250大约50μm厚，电流I/O焊垫大约100μm厚，PCB中的金属线205大约70μm。每个通路接点均包括大约100μm的直径和大约50μm的垂直厚度。要测量的电流从PCB中的金属线205通过电流I/O焊垫270和通路接点260流至电流轨道250。然后，电流流过收缩部或减小的截面255，并通过金属化系统的第二部分回来以离开半导体芯片封装件200，该金属化系统包括另一接触通路和另一电流I/O焊垫。收缩部255增加电流从而增加磁场强度。增加的磁场强度由于减小的信噪比而导致半导体芯片220对磁场的更精确测量。
磁场由位于半导体芯片220中的功能元件224和226测量。为了在图2d中清楚可见，第二功能元件226被制造成是可见的。在该透视图中，将看不到第二功能元件226，因为其位于电流轨道250的后面和下面。在一个实施方式中，第二功能元件是任选的。
在一个实施方式中，在半导体芯片220（未示出）中配置有第三功能元件。
现在参考图3，其示出了制造半导体芯片封装件的方法300的流程图。在第一步骤310中，将半导体芯片放置在基板上。半导体芯片可以是独立装置或集成电路。在第二步骤320中，在半导体芯片附近及其上方形成第一封装材料层。可以去除半导体芯片上方的封装材料层。第一封装材料层可以包括与以上关于图2a描述的封装材料层相同的材料。
在一个可选步骤330中，在半导体芯片上形成隔离层。隔离层可以是氧化物、氮化物或聚亚胺。在一个实施方式中，隔离层是第二封装材料层。可选地，当隔离层设置有半导体芯片时，可以不在半导体芯片上形成隔离层。
在接下来的步骤340中，在隔离层之上形成电流轨道。可以将电流轨道沉积为金属层，该金属层包括铜、铝、钨或其组合。在一个实施方式中，将电流轨道设置为芯片上金属，使得可省略步骤340。
在第五步骤350中，可以将第二（或第三）封装材料层沉积在电流轨道、第一封装材料层和半导体芯片上方。在下一个步骤360中，可以在第二（或第三）封装材料层中形成开口。该开口可以形成一个通路或多个通路/通路阵列。同时或之后，形成开口，以形成芯片焊垫的接点。第二（第三）封装材料层可以包括与关于图2a描述的封装材料层相同的材料。
在接下来的步骤370中，可以用例如金属的导电材料填充通路。例如，可以通过电镀处理或非电镀处理来填充通路。可选地，可以用电镀槽或沉积处理，例如PVD处理（例如溅射技术），等离子体灰尘沉积或CVD处理（例如金属有机CVD），来填充通路。同时或之后，可以在第二（或第三）封装材料层中形成定线金属。
在最后一个步骤380中，形成I/O焊垫。可以在形成通路接点和/或定线的同时或之后形成I/O焊垫。例如，可以在当执行定线形成和/或通路填充时的同时，形成I/O焊垫。可选地，可以在不同的处理中形成I/O焊垫。例如，在形成定线和通路接点之后，可以形成另一（第三或第四）封装材料层，并在此层压层中形成I/O焊垫。第三（第四）封装材料层可以包括与关于图2a描述的封装材料层相同的材料。
第一封装材料层、第二封装材料层和第三封装材料层（以及第四封装材料层）均包括相同的材料。可选地，每个封装材料层均包括与至少一个其他封装材料层不同的材料或不同的材料组成。该封装件可以由4至5个不同的封装材料层形成，或在一些情况下由多达10至15个封装材料层形成。
不需要以所示顺序执行步骤310至380。可以改变或修改该顺序。例如，在基板上形成封装材料层之后，可以将半导体芯片放置在基板上。
图4示出了用霍尔传感器测量电流的方法400的流程图。在第一步骤410中，在霍尔传感器封装件的第一I/O电流焊垫处接收电流。例如，从印刷电路板接收电流。在第二步骤420中，电流穿过第一接触通路阵列流至电流轨道的第一部分。电流沿着电流轨道的第一部分流动，将电流轨道的第一部分设置在霍尔传感器附近。在步骤430中，霍尔传感器的霍尔元件测量由电流产生的磁场。霍尔传感器可以测量电流流过电流轨道的收缩部分的位置处的磁场。
在第四步骤440中，电流流过电流轨道的第二部分、第二接触通路阵列和第二电流I/O焊垫。在下一个步骤450中，电流离开霍尔传感器芯片封装件并流回至印刷电路板（PCB）中。在最后一个步骤460中，响应于当前测量的电流而在传感器I/O焊垫处提供信号。霍尔传感器通过将霍尔传感器连接至霍尔传感器芯片封装件中的传感器I/O焊垫的金属定线提供信号。
在一个实施方式中，通路接点中的电流与电流轨道中的电流正交。
尽管已经详细地描述了本发明及其优点，但是，应理解，在不背离由所附权利要求限定的本发明的精神和范围的前提下，可在其中进行各种变化、替代和变形。
此外，本申请的范围并非旨在限制于在说明书中描述的过程、机器、制造、物质组成、装置、方法和步骤的特定实施方式。如本领域的普通技术人员从本发明的公开内容中将容易理解的，根据本发明，可以利用目前现有的或以后将开发的，与这里描述的相应实施方式执行基本上相同功能或实现基本上相同结果的过程、机器、制造、物质组成、装置、方法或步骤。因此，所附权利要求旨在在其范围内包括这些过程、机器、制造、物质组成、装置、方法或步骤。

Claims (21)

1.一种半导体装置的封装件，包括：
基板；
半导体芯片，设置在所述基板上并由封装材料横向地包围；
邻近所述半导体芯片的电流轨道，所述电流轨道通过隔离层与所述半导体芯片隔离；
第一外部焊垫；以及
通路接点，使所述电流轨道与所述第一外部焊垫接触。
2.根据权利要求1所述的封装件，其中，所述通路接点包括多个垂直通路接点。
3.根据权利要求1所述的封装件，其中，所述半导体芯片包括被配置在所述半导体芯片的第一侧上的霍尔元件。
4.根据权利要求3所述的封装件，其中，所述半导体芯片包括与所述基板接触的第二侧，并且其中，所述第二侧与所述第一侧相对。
5.根据权利要求1所述的封装件，其中，所述电流轨道、所述第一外部焊垫和所述接点包括Cu。
6.根据权利要求1所述的封装件，其中，所述封装材料包括环氧树脂材料。
7.根据权利要求1所述的封装件，其中，所述封装材料包括多个层压材料层。
8.根据权利要求1所述的封装件，其中，所述电流轨道和所述半导体芯片之间的所述隔离层包括二氧化硅、氮化硅或其组合。
9.根据权利要求1所述的封装件，其中，所述隔离层3μm至20μm厚。
10.根据权利要求1所述的封装件，其中，所述电流轨道包括狭部。
11.根据权利要求1所述的封装件，还包括电耦接至所述半导体芯片的第二外部焊垫。
12.一种系统，包括：
印刷电路板(PCB)；
根据权利要求1所述的封装件；以及
焊料接触，使第一外部焊垫和第二外部焊垫与所述PCB接触。
13.一种用于制造封装件的方法，所述方法包括：
将半导体芯片放置在基板上；
邻近所述半导体芯片形成第一封装材料层；
在所述半导体芯片之上形成电流轨道；
在所述电流轨道之上形成第二封装材料层；
在所述第二封装材料层中形成通路；
填充所述通路以形成通路接点；以及
在所述通路接点之上形成外部焊垫。
14.根据权利要求13所述的方法，还包括，在所述半导体芯片的顶面和所述电流轨道之间形成隔离层。
15.根据权利要求13所述的方法，其中，填充所述通路包括用金属填充所述通路。
16.根据权利要求13所述的方法，其中，所述第一封装材料层和/或所述第二封装材料层包括层压层。
17.一种多芯片封装件，包括：
基板；
霍尔传感器，设置在所述基板上；
至少一个另外的半导体芯片，设置在所述基板上；
封装材料层，横向地包围所述霍尔传感器和所述至少一个另外的半导体芯片；
邻近所述霍尔传感器的电流轨道，所述电流轨道通过隔离层与所述霍尔传感器隔离；
外部焊垫；以及
通路接点，使所述电流轨道与所述外部焊垫接触。
18.根据权利要求17所述的多芯片封装件，其中，所述通路接点被垂直地设置在所述电流轨道之上，并且其中，第一外部焊垫被设置在所述通路接点之上。
19.根据权利要求17所述的多芯片封装件，其中，所述电流轨道和所述霍尔传感器之间的所述隔离层包括二氧化硅、氮化硅、或其组合。
20.一种半导体装置的封装件，包括：
基板；
半导体芯片，设置在所述基板上并由包括层压材料的层压材料层横向地包围；
与所述半导体芯片相邻的电流轨道，所述电流轨道通过隔离层与所述半导体芯片隔离；
第一外部焊垫；以及
接点，使所述电流轨道与所述第一外部焊垫接触。
21.根据权利要求20所述的封装件，其中，所述接点为通路接点，并且其中，所述第一外部焊垫被设置在所述通路接点之上。
CN201210317192.XA 2011-08-30 2012-08-30 半导体芯片封装和方法 Expired - Fee Related CN102969446B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/221,607 US8969985B2 (en) 2011-08-30 2011-08-30 Semiconductor chip package and method
US13/221,607 2011-08-30

Publications (2)

Publication Number Publication Date
CN102969446A CN102969446A (zh) 2013-03-13
CN102969446B true CN102969446B (zh) 2015-09-09

Family

ID=47665390

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210317192.XA Expired - Fee Related CN102969446B (zh) 2011-08-30 2012-08-30 半导体芯片封装和方法

Country Status (3)

Country Link
US (1) US8969985B2 (zh)
CN (1) CN102969446B (zh)
DE (1) DE102012108032B4 (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9000761B2 (en) * 2012-01-19 2015-04-07 Avago Technologies General Ip (Singapore) Pte. Ltd. Hall-effect sensor isolator
US10345343B2 (en) 2013-03-15 2019-07-09 Allegro Microsystems, Llc Current sensor isolation
US9190606B2 (en) * 2013-03-15 2015-11-17 Allegro Micosystems, LLC Packaging for an electronic device
CH708052B1 (de) * 2013-05-07 2016-09-15 Melexis Technologies Nv Vorrichtung zur Strommessung.
EP2884289A1 (en) * 2013-12-10 2015-06-17 ams AG Chip scale current sensor package and method of producing a current sensor package
DE102014110974A1 (de) * 2014-08-01 2016-02-04 Micronas Gmbh Verfahren zur Unterdrückung von Streufeldeinflüssen von stromdurchflossenen Leitern auf Systeme zur Messung von Winkeln mittels X/Y Hall-Sensoren und Permanentmagneten
US9564423B2 (en) 2015-06-23 2017-02-07 Infineon Technologies Ag Power package with integrated magnetic field sensor
CN111721989A (zh) * 2019-03-22 2020-09-29 迈来芯电子科技有限公司 电流传感器
CN112595874B (zh) * 2020-12-16 2024-01-26 成都芯进电子有限公司 一种高绝缘电压单芯片电流传感器封装结构
CN114137280A (zh) * 2021-11-26 2022-03-04 成都芯进电子有限公司 一种霍尔效应电流传感器
US11614482B1 (en) * 2021-12-30 2023-03-28 Texas Instruments Incorporated Method for manufacturing semiconductor device package with isolation
US11768230B1 (en) 2022-03-30 2023-09-26 Allegro Microsystems, Llc Current sensor integrated circuit with a dual gauge lead frame
US20240329098A1 (en) * 2023-03-29 2024-10-03 Stmicroelectronics International N.V. Current measurement device, corresponding manufacturing method and method of use

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1841728A (zh) * 2005-03-30 2006-10-04 三洋电机株式会社 半导体模块及其制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0390872A (ja) 1989-09-01 1991-04-16 Toshiba Corp 半導体装置
JP3330468B2 (ja) * 1995-06-30 2002-09-30 富士通株式会社 配線基板及び半導体装置
EP0944839B1 (en) 1997-09-15 2006-03-29 AMS International AG A current monitor system and a method for manufacturing it
CN1184684C (zh) * 2000-10-05 2005-01-12 三洋电机株式会社 半导体装置和半导体模块
US6710433B2 (en) 2000-11-15 2004-03-23 Skyworks Solutions, Inc. Leadless chip carrier with embedded inductor
JP4164626B2 (ja) * 2001-06-15 2008-10-15 サンケン電気株式会社 ホ−ル素子を備えた電流検出装置
JP4372022B2 (ja) * 2004-04-27 2009-11-25 株式会社東芝 半導体装置
DE202006020504U1 (de) * 2006-06-06 2008-09-25 Insta Elektro Gmbh Elektrisches/elektronisches Gerät
US7545461B2 (en) * 2006-07-25 2009-06-09 Kyocera Corporation Liquid crystal display device
TW200952142A (en) * 2008-06-13 2009-12-16 Phoenix Prec Technology Corp Package substrate having embedded semiconductor chip and fabrication method thereof
DE102011107703B4 (de) 2011-07-13 2015-11-26 Micronas Gmbh Integrierter Stromsensor

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1841728A (zh) * 2005-03-30 2006-10-04 三洋电机株式会社 半导体模块及其制造方法

Also Published As

Publication number Publication date
US20130049746A1 (en) 2013-02-28
US8969985B2 (en) 2015-03-03
CN102969446A (zh) 2013-03-13
DE102012108032A1 (de) 2013-02-28
DE102012108032B4 (de) 2020-07-23

Similar Documents

Publication Publication Date Title
CN102969446B (zh) 半导体芯片封装和方法
US10107875B2 (en) GMR sensor within molded magnetic material employing non-magnetic spacer
US8093670B2 (en) Methods and apparatus for integrated circuit having on chip capacitor with eddy current reductions
US20100295140A1 (en) Semiconductor device
KR102096033B1 (ko) 스플릿 리드 프레임 및 자석을 포함하는 집적 회로 패키지
US8729885B2 (en) Sensor package and method for producing a sensor package
US8253210B2 (en) Semiconductor device including a magnetic sensor chip
CN105321921B (zh) 为用于集成电路的部件实现无源附着的方法和设备
WO2013109355A1 (en) Magnetic field sensor device having non- conductive die paddle and production method
CN103090891A (zh) 磁性传感器装置和用于制造磁性传感器装置的方法
CN101459127A (zh) 传感器模块及其制造方法
CN108226627A (zh) 电流传感器以及制造电流传感器的方法
CN103383939A (zh) 芯片嵌入式封装及形成芯片嵌入式封装的方法
EP2884289A1 (en) Chip scale current sensor package and method of producing a current sensor package
CN103403551B (zh) 用于高样本通过量的磁流量细胞计数器
CN109581250A (zh) 具有线圈结构的磁场传感器和制造方法
CN114114099A (zh) 屏蔽传感器结构及其制造方法
CN113574403B (zh) 磁场传感器
CN109148357A (zh) 测试接口板组件及其制造方法
TWI529901B (zh) Manufacturing method of semiconductor device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150909

CF01 Termination of patent right due to non-payment of annual fee