CN103383939A - 芯片嵌入式封装及形成芯片嵌入式封装的方法 - Google Patents

芯片嵌入式封装及形成芯片嵌入式封装的方法 Download PDF

Info

Publication number
CN103383939A
CN103383939A CN2013101606368A CN201310160636A CN103383939A CN 103383939 A CN103383939 A CN 103383939A CN 2013101606368 A CN2013101606368 A CN 2013101606368A CN 201310160636 A CN201310160636 A CN 201310160636A CN 103383939 A CN103383939 A CN 103383939A
Authority
CN
China
Prior art keywords
tube core
tube
sensor technology
chip embedded
cores
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2013101606368A
Other languages
English (en)
Inventor
E.富尔古特
H.托伊斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN103383939A publication Critical patent/CN103383939A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/0032—Packages or encapsulation
    • B81B7/0077—Other packages not provided for in groups B81B7/0035 - B81B7/0074
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/02—Microstructural systems; Auxiliary parts of microstructural devices or systems containing distinct electrical or optical devices of particular relevance for their function, e.g. microelectro-mechanical systems [MEMS]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24101—Connecting bonding areas at the same height
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2512—Layout
    • H01L2224/25171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H01L2924/13034—Silicon Controlled Rectifier [SCR]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Pressure Sensors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

芯片嵌入式封装及形成芯片嵌入式封装的方法。提供了一种芯片嵌入式封装，芯片嵌入式封装包括：多个管芯，其中多个管芯的第一管芯是实施第一传感器技术的芯片，且其中多个管芯的第二管芯是实施第二传感器技术的芯片；且其中利用包封材料模制多个管芯；其中第一管芯和第二管芯中的至少一个包括膜互连。

Description

芯片嵌入式封装及形成芯片嵌入式封装的方法
技术领域
本发明涉及芯片嵌入式封装及形成芯片嵌入式封装的方法。
背景技术
确定空间中的各种测量值，例如位置、速度、加速度、角度，需要精确而廉价的传感器，例如导航辅助中使用的那些。制造精确而廉价的传感器以及在测量中实现更大的精确度非常困难，尤其是对于三维系统来说，例如用于移动装置，例如智能电话以及汽车应用中。
发明内容
各实施例提供了一种芯片嵌入式封装，包括：多个管芯；其中该多个管芯的第一管芯是实施第一传感器技术的芯片，且其中该多个管芯的第二管芯是实施第二传感器技术的芯片；且其中利用包封材料模制该多个管芯；其中第一管芯和第二管芯中的至少一个包括膜互连。
附图说明
在附图中，贯穿不同的图，类似的参考标记一般指示相同的部分。附图未必成比例绘制，相反一般将重点放在说明本发明的原理上。在以下描述中，参考以下附图来描述本发明的各实施例，其中：
图1示出了根据实施例的芯片嵌入式封装；
图2示出了根据实施例用于形成芯片嵌入式封装的方法；
图3A到3D示出了根据实施例形成芯片嵌入式封装的方法；
图3E示出了根据实施例的芯片嵌入式封装；
图4A和4B示出了根据实施例的芯片嵌入式封装的顶视图和侧视图；
图5示出了根据实施例的芯片嵌入式封装；
图6示出了根据实施例用于形成芯片嵌入式封装的方法。
具体实施方式
以下详细描述参考了附图，附图借助例示示出了具体细节以及可以实践本发明的实施例。
文中使用“示范性”一词表示“充当范例，实例或例示”。这里描述为“示范性”的任何实施例或设计未必一定要解释为相对于其他实施例或设计是优选的或有利的。
这里可以使用相对于在侧面或表面“上方”形成的沉积材料所用的“上方”一词来表示可以“直接”在意指侧面或表面“上”形成沉积材料，例如与意指的侧面或表面直接接触。这里可以使用相对于在侧面或表面“上方”形成的沉积材料所用的“上方”一词来表示可以“间接”在意指侧面或表面“上”形成沉积材料，其中在意指的侧面或表面和沉积材料之间布置一个或多个额外的层。
各实施例提供了一种封装，其中可以在封装中安装具有不同技术的传感器芯片，封装例如是芯片嵌入式封装，诸如例如晶片级封装（其中晶片具有例如圆形形状）或面板级封装（其中面板具有例如多边形形状，例如矩形形状，例如正方形形状）。在各实施例中，可以将“芯片嵌入式封装”理解为安装于一个公共载体上的多个管芯或芯片的封装，例如包封。
各实施例提供了一种封装，其中可以在芯片嵌入式封装中包封一个或多个传感器芯片，其中至少一个传感器芯片被配置成实施与另一个传感器芯片不同的传感器技术。
各实施例提供了一种芯片嵌入式封装，例如芯片嵌入式封装，其中传感器可以被配置成在空间，例如三维空间、六维空间、九维空间中检测位置、速度、加速度、角度。
各实施例提供了一种封装，其中可以在芯片嵌入式封装中嵌入机械传感器和磁性传感器。
图1示出了根据实施例的芯片嵌入式封装102。
芯片嵌入式封装102可以包括多个管芯1061、1062、1063、1064…106n；其中多个管芯1061、1062、1063、1064…106n中的第一管芯，例如管芯1061是实施第一传感器技术的芯片，且其中多个管芯1061、1062、1063、1064…106n中的第二管芯，例如管芯1062是实施第二传感器技术的芯片；且其中第一管芯，例如管芯1061，和第二管芯，例如管芯1062，之中的至少一个包括膜互连122。
图2示出了根据实施例用于制造芯片嵌入式封装的方法200。方法200可以包括
利用包封材料模制多个管芯，其中多个管芯的第一管芯是实施第一传感器技术的芯片，且其中多个管芯的第二管芯是实施第二传感器技术的芯片；且其中第一管芯和第二管芯中的至少一个包括膜互连（在210中）。
图3A到3D示出了根据实施例制造芯片嵌入式封装的方法300。
方法300可以包括利用包封材料模制多个管芯，其中多个管芯的第一管芯是实施第一传感器技术的芯片，且其中多个管芯的第二管芯是实施第二传感器技术的芯片；且其中第一管芯和第二管芯中的至少一个包括膜互连。
在310中，可以在载体104上方布置多个管芯1061、1062、1063、1064…106n。可以利用“拾取并放置”过程执行这个过程，其中多个管芯1061、1062、1063、1064…106n可以包括管芯，例如已经通过质量控制测试的“好”管芯。图1中示出了四个管芯1061、1062、1063、1064，不过，多个管芯1061、1062、1063、1064…106n可以不限于四个，而是可以包括一个或多个管芯，例如两个、三个、四个、五个、六个、七个、八个、九个、十个或者甚至更多管芯，例如几十个、几百个或几千个管芯。因此，在选择并在公共载体104上放置，例如相继放置它们时，多个管芯1061、1062、1063、1064…106n均可以一开始彼此一一分离。接下来，一旦在载体104上放置了多个管芯1061、1062、1063、1064…106n，就可以处理它们以便例如在嵌入式晶片级过程中形成重新构成的晶片。
可以由长度×宽度尺度限定多个管芯1061、1062、1063、1064…106n的每个管芯。根据实施例，每个管芯可以包括200μm×200μm的管芯。根据另一实施例，每个管芯可以包括300μm×300μm的管芯。根据另一实施例，多个管芯1061、1062、1063、1064…106n可以具有彼此不同的长度×宽度尺度，例如管芯1061可以与管芯1062具有不同的长度×宽度尺度。
多个管芯1061、1062、1063、1064…106n中的至少一个可以具有从大约5μm到大约800μm范围的厚度（从顶侧到底侧），例如从大约10μm到大约400μm，例如，从大约50μm到大约250μm。
多个管芯1061、1062、1063、1064…106n中的至少一个可以具有从大约100μm到10mm范围的长度，例如大约200μm到8mm，例如，大约500μm到大约5mm。
多个管芯1061、1062、1063、1064…106n中的至少一个可以具有从大约100μm到10mm范围的宽度，例如大约200μm到8mm，例如，大约500μm到大约5mm。
多个管芯1061、1062、1063、1064…106n中的至少一个可以包括晶片衬底的至少一部分。或者，多个管芯1061、1062、1063、1064…106n中的每个都可以包括晶片衬底的至少一部分。多个管芯1061、1062、1063、1064…106n中的至少一个可以包括形成于晶片衬底之内的一个或多个电子电路。
多个管芯1061、1062、1063、1064…106n中的至少一个可以包括顶侧3081。可以将顶侧3081、3082、3083、3084…308n理解为指代多个管芯1061、1062、1063、1064…106n的承载一个或多个接触焊盘3141、3142、3143、3144…314n或电接触的侧面，其中可以附着结合焊盘或电连接。可以将顶侧3081、3082、3083、3084…308n理解为指代多个管芯1061、1062、1063、1064…106n的几乎全被金属化层覆盖的侧面。
可以在多个管芯1061、1062、1063、1064…106n的顶侧3081、3082、3083、3084…308n形成多个管芯1061、1062、1063、1064…106n中形成的一个或多个电子电路。
可以将底侧3121、3122、3123、3124…312n理解为指代多个管芯1061、1062、1063、1064…106n的可以没有金属化或接触焊盘或电接触的侧面。
顶侧3081、3082、3083、3084…308n可以面对基本与底侧3121、3122、3123、3124…312n面对的方向相反的方向。
顶侧3081、3082、3083、3084…308n也可以称为多个管芯1061、1062、1063、1064…106n的“第一侧”、“前侧”或“上侧”。在下文中可以可互换地使用术语“顶侧”、“第一侧”、“前侧”或“上侧”。也可以将底侧3121、3122、3123、3124…312n称为多个管芯1061、1062、1063、1064…106n的“第二侧”或“后侧”。在下文中可以可互换地使用术语“第二侧”、“后侧”或“底侧”。
载体104可以包括电绝缘材料或导电和/或半导电材料，电绝缘材料包括以下材料组的至少一种，该组由塑料、玻璃、金属、硅、有机材料构成。
载体104可以提供基本水平的支撑结构，可以在其上布置多个管芯1061、1062、1063、1064…106n，使得多个管芯1061、1062、1063、1064…106n可以布置成彼此基本平齐。可以将多个管芯1061、1062、1063、1064…106n的顶侧3081、3082、3083、3084…308n置于载体第一侧316上方，其中顶侧3081、3082、3083、3084…308n可以面对载体第一侧316。因此，可以在载体104上方将多个管芯1061、1062、1063、1064…106n的顶侧3081、3082、3083、3084…308n布置成彼此基本平齐。
多个管芯1061、1062、1063、1064…106n的一个或多个可以包括芯片，例如半导体芯片。半导体芯片可以包括晶片衬底的至少一部分，其中晶片衬底可以包括一种材料，例如半导体材料。晶片衬底可以包括以下材料组中的至少一种，该材料组由硅、锗、III到V族材料、聚合物构成。根据实施例，晶片衬底可以包括掺杂或不掺杂硅。根据另一实施例，晶片衬底可以包括绝缘体上硅SOI晶片。根据实施例，晶片衬底可以包括半导体化合物材料，例如砷化镓（GaAs）、磷化铟（InP）、氮化镓（GaN）、硅锗（SiGe）、碳化硅（SiC）。根据实施例，晶片衬底可以包括四元半导体化合物材料，例如砷化铟镓（InGaAs）。
多个管芯1061、1062、1063、1064…106n的第一管芯，例如管芯1061，可以是实施第一传感器技术的芯片，例如包括一个或多个电子电路。多个管芯1061、1062、1063、1064…106n的第二管芯，例如管芯1062，可以是实施第二传感器技术的芯片，例如包括一个或多个电子电路。第一传感器技术可以与第二传感器技术不同。
第一传感器技术和第二传感器技术中的至少一种可以包括以下传感器技术组的传感器技术，该组由磁性传感器技术、陀螺传感器技术、运动传感器技术、加速度传感器技术、压力传感器技术构成。
第一传感器技术和第二传感器技术中的至少一种可以包括以下传感器技术组的传感器技术，该组由磁性传感器技术、陀螺传感器技术、运动传感器技术、加速度传感器技术、压力传感器技术、光电传感器技术、气体传感器技术、化学传感器技术、生物学传感器技术、电流传感器技术、生物测定传感器技术，例如指纹传感器构成。
实施磁性传感器技术的管芯可以包括这样的管芯，其包括感测部分和一个或多个电子部件，感测部分对方向变化做出响应，所述方向例如是取向，一个或多个电子部件可以将传感器部分对刺激的响应转换成信号，例如电信号。
实施陀螺传感器技术的管芯可以包括这样的管芯，其包括感测部分和一个或多个电子部件，感测部分对磁刺激，例如磁场做出响应，一个或多个电子部件可以将传感器部分对磁刺激的响应转换成信号，例如电信号。
实施运动传感器技术的管芯可以包括这样的管芯，其包括感测部分和一个或多个电子部件，感测部分对运动变化，例如位移做出响应，一个或多个电子部件可以将传感器部分对刺激的响应转换成信号，例如电信号。
实施加速度传感器技术的管芯可以包括这样的管芯，其包括感测部分和一个或多个电子部件，感测部分对加速度，例如速度变化做出响应，一个或多个电子部件可以将传感器部分对刺激的响应转换成信号，例如电信号。
实施压力传感器技术的管芯可以包括这样的管芯，其包括感测部分和一个或多个电子部件，感测部分对压力做出响应，一个或多个电子部件可以将传感器部分对刺激的响应转换成信号，例如电信号。
实施光电传感器技术的管芯可以包括这样的管芯，其包括感测部分和一个或多个电子部件，感测部分对电磁波，例如光做出响应，一个或多个电子部件可以将传感器部分对刺激的响应转换成信号，例如电信号。
实施气体传感器技术的管芯可以包括这样的管芯，其包括感测部分和一个或多个电子部件，感测部分对气体，例如化学元素，例如化合物，做出响应，一个或多个电子部件可以将传感器部分对刺激的响应转换成信号，例如电信号。
实施生物学传感器技术的管芯可以包括这样的管芯，其包括感测部分和一个或多个电子部件，感测部分对生物学和/或化学物质，做出响应，一个或多个电子部件可以将传感器部分对刺激的响应转换成信号，例如电信号。
第一传感器技术和第二传感器技术中的至少一种可以包括以下传感器组的至少一种传感器，该组由机械传感器、电气传感器和机电传感器、微机电传感器构成。例如，第一传感器技术和第二传感器技术可以中继感测部分中机械部分的运动以产生测量信号。
对感测部分中的刺激做出响应的可测量信号可以包括电信号，例如电阻性信号，例如电容性信号，例如电流信号，例如电压信号，例如电感性信号。
在320中，可以在载体104上方利用包封材料107共同模制多个管芯1061、1062、1063、1064…106n。例如，可以在同一载体104上方利用相同的包封材料107覆盖多个管芯1061、1062、1063、1064…106n。可以在单个过程中利用相同的包封材料107覆盖多个管芯1061、1062、1063、1064…106n。
包封材料107可以包括以下材料组中的至少一种，该组由填充或未填充的环氧树脂、预浸渍的复合纤维、加强纤维、层压体、模制材料、热固性材料、热塑性材料、填料颗粒、纤维加强的层压体、纤维加强的聚合物层压体、具有填料颗粒的纤维加强的聚合物层压体构成。
包封材料107可以沉积于多个管芯1061、1062、1063、1064…106n的底侧3121、3122、3123、3124…312n上方。包封材料107可以沉积于多个管芯1061、1062、1063、1064…106n之间。例如，包封材料107可以沉积于第一管芯，例如管芯1061和第二管芯，例如管芯1062之间。换言之，包封材料107可以沉积于多个管芯1061、1062、1063、1064…106n的相邻管芯之间，例如第一管芯，如管芯1061和第二管芯，如管芯1062之间，第二管芯，如管芯1062和第三管芯，如管芯1063之间等的空间中。由于顶侧3081、3082、3083、3084…308n可以在载体104上被移位，所以顶侧3081、3082、3083、3084…308n可以基本没有包封材料107。
可以理解，多个管芯1061、1062、1063、1064…106n可以包括多个管芯1061、1062、1063、1064…106n的阵列，例如多个管芯1061、1062、1063、1064…106n的2×2维阵列。因此，可以在多个管芯1061、1062、1063、1064…106n的相邻行和/或列之间沉积包封材料107。包封材料107可以至少部分地围绕多个管芯1061、1062、1063、1064…106n的每个管芯。包封材料107可以形成于多个管芯1061、1062、1063、1064…106n的底侧3121、3122、3123、3124…312n和一个或多个侧壁上方。一个或多个侧壁可以指多个管芯1061、1062、1063、1064…106n的在顶侧3081、3082、3083、3084…308n和底侧3121、3122、3123、3124…312n之间延伸的侧面。
多个管芯1061、1062、1063、1064…106n的相邻管芯可以分隔开分隔距离Sd。分隔距离Sd可以从大约10μm变动到大约10mm。
可以理解，多个管芯1061、1062、1063、1064…106n可以布置在公共载体104上方。此外，可以在批量过程中，例如同时在多个管芯1061、1062、1063、1064…106n上方沉积包封材料107，例如以覆盖它们。可以将批量过程称为共同模制过程，在批量过程中，可以利用包封材料107将多个管芯1061、1062、1063、1064…106n嵌入，例如覆盖在一起，而非逐个处理，例如覆盖，其中可以由包封材料107在单个结构318中将多个管芯1061、1062、1063、1064…106n保持在一起。
可以理解，除了实施传感器技术的芯片之外，多个管芯1061、1062、1063、1064…106n还可以包括其他管芯和/或其他电子部件，例如逻辑器件，如无源器件，如有源器件。多个管芯1061、1062、1063、1064…106n的一个或多个其他管芯均可以包括以下器件组中的至少一种，该器件组由逻辑器件、无源器件、有源器件构成。逻辑器件可以包括以下器件组中的至少一种，该组由专用集成电路ASIC、驱动器、控制器、存储器、传感器构成。无源器件可以包括以下器件组中的至少一种，该组由电阻器、电容器和电感器构成。有源器件可以包括以下器件组中的至少一种，该组由半导体器件、晶体管、功率器件、功率晶体管、MOS晶体管、双极晶体管、场效应晶体管、绝缘栅双极晶体管、晶闸管、MOS受控晶闸管、硅可控整流器、肖特基二极管、碳化硅二极管、氮化镓器件、氮化铝器件构成。可以将器件实现为具有多个半导体器件，例如数百个、数千个或数百万个或者甚至更多半导体器件的集成电路。
根据实施例，第一管芯，例如管芯1061，可以包括实施第一传感器技术的芯片，第二管芯，例如管芯1062，可以包括实施第二传感器技术的芯片。第三管芯，例如管芯1063，可以可选地包括实施第三传感器技术的另一个芯片。第四管芯，例如管芯1064，可以包括其他器件，例如逻辑器件。第五管芯（未示出），例如管芯1065，可以包括其他器件，例如有源器件。第六管芯（未示出），例如管芯1066，可以包括其他器件，例如无源器件。
在多个管芯1061、1062、1063、1064…106n上方沉积包封材料107之后，可以去除载体104。可以从载体104释放包括多个管芯1061、1062、1063、1064…106n和包封材料107的结构318。结构318可以包括重新构成的晶片，其包括多个管芯1061、1062、1063、1064…106n和包封材料107，其中多个管芯1061、1062、1063、1064…106n可以是共同模制的，例如被包封材料107覆盖，且其中可以将多个管芯1061、1062、1063、1064…106n的顶侧3081、3082、3083、3084…308n布置成彼此基本平齐，且其中顶侧3081、3082、3083、3084…308n可以基本没有包封材料107，以供后续处理。
接下来，在330中，可以在多个管芯1061、1062、1063、1064…106n的顶侧3081、3082、3083、3084…308n上方沉积再分配层和钝化层。
方法300还可以包括在芯片嵌入式封装302的第一侧328上方形成一个或多个导电部分122a、122b、122c；其中一个或多个导电部分中的至少一个导电部分122a可以将第一管芯，例如管芯1061电连接到第二管芯，例如管芯1062，且其中一个或多个导电部分122a、122b、122c中的至少一个另一导电部分122b可以将第一管芯，例如管芯1061和第二管芯，例如管芯1062中的至少一个电连接到多个管芯的一个或多个其他管芯，例如有源和/或无源和/或逻辑部件。可以在顶侧3081、3082、3083、3084…308n上方沉积一个或多个导电部分122a、122b、122c。
一个或多个导电部分122a、122b、122c均可以包括膜互连，例如122，其中第一管芯，例如管芯1061和第二管芯，例如管芯1062中的至少一个可以包括膜互连122。
第一管芯，例如管芯1061，和第二管芯，例如管芯1062中的至少一个可以通过一个或多个导电部分，即电互连，如122a、122b、122c和/或图中未示出的其他导电部分直接和/或间接地电互连到第三管芯，例如管芯1063，第四管芯，例如管芯1064以及第五管芯（未示出）中的至少一个。一个或多个导电部分，即电互连，例如122a、122b、122c，也可以称为再分配层。第一管芯，例如管芯1061，和第二管芯，例如管芯1062中的至少一个可以通过在其前侧，即顶侧3081、3082上方形成的一个或多个接触焊盘直接和/或间接地电互连到形成于第三管芯，例如管芯1063、第四管芯，例如管芯1064和第五管芯（未示出）中的至少一个的前侧，即顶侧3083、3084、3085上方的一个或多个接触焊盘。例如，第二管芯，例如管芯1062，和第三管芯，例如管芯1063，可以通过一个或多个导电部分122b电互连。第三管芯，例如管芯1063，和第四管芯，例如管芯1064，可以通过一个或多个导电部分122c电互连。作为范例，可以通过一个或多个导电部分，例如122a，将属于第一管芯，例如管芯1061的一个或多个接触焊盘3141电互连到属于第二管芯，例如管芯1062的一个或多个接触焊盘3142。形成于多个管芯的顶侧上方的一个或多个接触焊盘3141、3142、3143、3144提供了用于将芯片电互连到其他芯片和/或其他器件，例如有源器件，例如逻辑器件，例如无源器件的电互连区域。可以利用电绝缘材料3241、3242、3243、3244覆盖未被一个或多个接触焊盘3141、3142、3143、3144覆盖的其他区域，例如多个管芯1061、1062、1063、1064…106n的表面区域，以将多个管芯1061、1062、1063、1064…106n的其他区域与其周围电绝缘。例如，可以利用其底侧3121、3122、3123、3124…312n上和其侧壁上的包封材料107覆盖多个管芯1061、1062、1063、1064…106n中的至少一个管芯，例如一个或多个管芯，例如基本所有管芯。
也可以理解，形成于管芯上方的接触焊盘也可以彼此电绝缘。使用管芯1061作为范例，可以在顶侧3081上方和/或顶侧3081上形成电绝缘材料324，其中可以在顶侧3081的未被一个或多个接触焊盘3141覆盖的区域上方沉积电绝缘材料324，例如电介质材料。如果在顶侧3081上方形成了超过一个接触焊盘3141，因此，一个或多个接触焊盘3141的每个可以彼此电隔离。例如，可以通过形成于顶侧3081上方的电绝缘材料324，例如二氧化硅将一个或多个接触焊盘3141的第一个与一个或多个接触焊盘3141的第二个电隔离。或者，代替电绝缘材料324或除了电绝缘材料324以外，可以使用包封材料107将一个或多个接触焊盘3141的第一个与一个或多个接触焊盘3141的第二个电隔离。
根据以下方法中的至少一种，可以在单个过程中沉积图中未包括的一个或多个导电部分，例如导电部分122a、122b、122c，和任何其他导电部分。例如，通过电流沉积、电镀、电流电镀、蒸发、溅射、化学沉积、化学气相沉积、无电极沉积，如无电极电镀。可以使用这些方法形成膜互连。
一个或多个导电部分，例如导电部分122a、122b、122c可以包括薄膜互连，其例如从大约2nm变动到大约1μm，例如从大约5nm变动到大约500nm，例如从大约10nm变动到大约200nm。
一个或多个导电部分，例如导电部分122a、122b、122c可以包括薄膜互连，其例如从大约1μm变动到大约50μm，例如从大约5μm变动到大约30μm，例如从大约10μm变动到大约20μm。
一个或多个导电部分，例如导电部分122a、122b、122c可以包括以下材料组中的至少一种材料、元素或合金，该组由铜、铝、银、锡、金、钯、锌、镍、铁构成。
一个或多个接触焊盘3141、3142、3143、3144可以包括以下材料组中的至少一种材料、元素或合金，该组由铜、铝、银、锡、金、钯、锌、镍、铁构成。
一个或多个导电部分122a、122b、122c可以包括以下导电部分组中的至少一种，该组由电流沉积的互连、溅射的互连、蒸发的互连、电镀的互连构成。
除了沉积一个或多个导电部分122a、122b、122c之外，还可以沉积一个或多个电接触，例如3261。方法300还可以包括在芯片嵌入式封装302的第一侧328上方形成一个或多个电接触，例如3261，并将一个或多个电接触，例如3261电连接到第一管芯，例如管芯1061，和第二管芯，例如1062中的至少一个；以及在一个或多个导电部分122a、122b、122c的上方形成一个或多个电绝缘部分334。
可以在结构318的顶侧328上方沉积一个或多个电接触，例如3261。结构318的顶侧328可以包括结构318的可以与多个管芯1061、1062、1063、1064…106n的顶侧3081、3082、3083、3084…308n基本平齐的侧面，因为顶侧328可以是设置于载体104上方的重新构成的晶片的一部分。可以在结构顶侧328上的包封材料107上方沉积一个或多个电接触，例如3261。一个或多个电接触，例如3261，可以包括以下材料组中的至少一种材料、元素或合金，该组由铜、铝、银、锡、金、钯、锌、镍、铁构成。
第一管芯，例如管芯1061，和第二管芯，例如管芯1062中的至少一个可以通过一个或多个其他导电部分，例如3321直接和/或间接地电互连到一个或多个电接触，例如3261。例如，如图3D所示，第一管芯，例如管芯1061，可以通过其他电互连3321电连接到一个或多个电接触，例如电接触3261。
可以理解，尽管图3D中仅示出了一个电接触3261，但一个或多个电接触的数目不限于一个，并且可以包括超过一个的任何数目。第二管芯，例如管芯1062，第三管芯，例如管芯1063，第四管芯，例如管芯1064和/或第五管芯，例如管芯1065可以通过一个或多个其他导电部分3321、3122、3323…332n电互连到一个或多个电接触3261、3262、3263…326n。
在340中，可以在结构顶侧328上方沉积钝化层334。可以在结构顶侧328上方的包封材料107上方沉积钝化层334。可以在一个或多个导电部分122a、122b、122c上方沉积钝化层334。可以在一个或多个电接触326上方沉积钝化层334。可以在一个或多个其他导电部分3321、3122、3323…332n上方沉积钝化层334。可以有选择地去除钝化层334的部分，从而可以从钝化层334释放芯片嵌入式封装的选定区域，即所述选定区域不被钝化层334覆盖。例如，可以从钝化层334释放选定的感测区域，例如感测区域3362。换言之，感测区域3362可以不被钝化层334覆盖。此外，可以从钝化层334释放一个或多个电接触3261、3262、3263...326n，即该一个或多个电接触3261、3262、3263...326n可以不被钝化层334覆盖。根据根据实施例的替代过程，钝化层334可以有选择地沉积于一些区域中，而不沉积于选定区域中，例如感测区域3362，例如一个或多个电接触3261、3262、3263...326n的区域。
可以沉积钝化层334，使得钝化层334可以至少部分地围绕一个或多个导电部分122a、122b、122c，例如将一个或多个导电部分122a、122b、122c的每个与其周围并使其彼此电绝缘。
钝化层334可以包括电绝缘材料。钝化层334可以包括以下材料组中的至少一种，该组由二氧化硅、氮化硅构成。钝化层334可以包括以下材料组中的至少一种，该组由填充或未填充的环氧树脂、预浸渍的复合纤维、加强纤维、层压体、模制材料、热固性材料、热塑性材料、填料颗粒、纤维加强的层压体、纤维加强的聚合物层压体、具有填料颗粒的纤维加强的聚合物层压体构成。
由于结构318是芯片嵌入式封装的至少一部分，所以可以在单个芯片嵌入式封装上，而非在个体管芯上执行传感器（例如包括传感器的管芯）的至此为止的处理，以及后续操作。根据各实施例，芯片嵌入式封装102，例如结构318，可以具有从大约500μm变动到大约1mm，例如从大约200μm变动到1mm，例如大约100μm变动到1mm的厚度。
方法300还可以包括将一个或多个电接触3261、3262、3263...326n电连接到外部电路，例如测试电路，用于测试多个管芯1061、1062、1063、1064…106n。接下来可以执行分离多个管芯1061、1062、1063、1064…106n，其中分离的部分，例如稍后示出的芯片封装402，可以包括第一管芯，例如1061，以及第二管芯，例如1062。分离的芯片封装402可以包括第一管芯，例如1061和第二管芯，例如1062中的至少一个。在分离之前，可以进行测试以确保一个或多个电路，例如多个管芯1061、1062、1063、1064…106n之间的电互连可以正确工作。此外，可以进行测试，以确定第一管芯，例如1061，和第二管芯，例如1062的整体是否正常工作。例如，可以测试一个或多个导电部分122a、122b、122c和/或一个或多个其他导电部分3321、3122、3323...332n的连接的完整性。此外，可以测试一个或多个电接触3261、3262、3263...326n的质量。
可以理解，一组一个或多个电接触3261、3262、3263...326n可以包括测试接触，其可以主要用于测试连接多个管芯1061、1062、1063、1064…106n的电互连的完整性。另一组一个或多个电接触3261、3262、3263...326n可以包括可在实现实际产品期间使用而非用于测试的电接触。也可以理解，一组一个或多个电接触3261、3262、3263...326n可以具有作为测试接触以及用于实现产品的电接触的双重功能。
一个或多个微控制器电路可以电接触到一个或多个电接触3261、3262、3263...326n，其中可以测试包括多个管芯1061、1062、1063、1064…106n中的至少一个、一个或多个导电部分122a、122b、122c中的至少一个和/或一个或多个其他导电部分3321、3122、3323...332n中的至少一个的电路。可以理解，也可以在重新构成的晶片，即结构318中嵌入可用于测试的一个或多个测试电路。一个或多个测试电路可以电连接到多个管芯1061、1062、1063、1064…106n，例如，一个或多个集成电路可以电连接到多个管芯1061、1062、1063、1064…106n的至少一个，例如第一管芯，如管芯1061，例如第二管芯，如管芯1062。作为分离过程的结果，可以丢弃一个或多个集成电路和/或使其与个体芯片封装分离。
可选地，可以在测试之前或之后执行焊料安装步骤。如果需要的话，可以在一个或多个电接触3261、3262、3263...326n的至少一部分上方沉积焊料材料，例如焊料凸块，例如，可以包括例如软焊料，如扩散焊料的焊球。可以使用焊料安装用于接下来将芯片封装电连接到电路板。
接下来，在测试之后，可以例如沿分离线338分离个体芯片封装。在分离成个体芯片封装时可以将正常工作的管芯与缺陷管芯分离。
可以理解，根据各实施例，多个管芯1061、1062、1063、1064…106n中的至少一个均可以包括各种类型的传感器，例如各种类型的加速度计、陀螺传感器、位置传感器。多个管芯1061、1062、1063、1064…106n中的至少一个可以包括基于半导体的传感器，例如由半导体材料形成的传感器。多个管芯1061、1062、1063、1064…106n中的至少一个可以包括传感器，其中传感器可以包括对刺激做出响应的感测部分，以及一个或多个电子部件，其可以将传感器部分对刺激的响应转换成信号，例如可测量的信号。
多个管芯1061、1062、1063、1064…106n中的至少一个可以包括以下材料组中的至少一种，该组由硅、碳化硅、镓、砷化镓、碳、石墨烯、锗、硅-锗构成。多个管芯1061、1062、1063、1064…106n中的至少一个可以包括感测部分，其中感测部分可以包括以下材料组中的至少一种，该组由硅、碳化硅、镓、砷化镓、碳、石墨烯、锗、硅-锗构成。多个管芯1061、1062、1063、1064…106n中的至少一个可以包括感测部分，其中感测部分可以包括纳米材料，例如纳米结构，例如纳米线，例如纳米管，例如纳米锥。范例包括碳纳米管、单壁碳纳米管、多壁碳纳米管、硅纳米线、锌纳米线。
多个管芯1061、1062、1063、1064…106n中的至少一个可以包括微机电MEMS传感器。
多个管芯1061、1062、1063、1064…106n中的至少一个可以包括芯片，其可以包括活动部分，例如舌或膜型结构。一个或多个活动部分中的偏转可能导致可测量参数，例如电容，例如压电效应的变化。可测量参数的变化可能表明运动的大小。一个或多个活动部分可以包括微米尺度的结构，其例如从大约1μm变动到大约1000μm，例如从大约50μm变动到大约500μm，例如从大约100μm变动到大约300μm。可选地，一个或多个活动部分可以包括纳米尺度的结构，其例如从大约1nm变动到大约1000nm，例如从大约50nm变动到大约500nm，例如从大约100nm变动到大约300nm。
多个管芯1061、1062、1063、1064…106n中的至少一个可以包括速度和/或运动传感器。多个管芯1061、1062、1063、1064…106n之一可以包括速度系统，其中可以改变和/或测量整个运动中的性质，例如速度，例如角度变化，例如转向角变化。运动的性质可能导致可测量参数的变化，例如频率的变化，例如电信号的变化。因此，可能能够确定运动的范围和/或大小。
多个管芯1061、1062、1063、1064…106n中的至少一个可以包括磁场传感器，例如重力传感器，其可以用于位置确定，例如指南针。
根据各实施例，可以利用外壳技术组合微机电MEMS传感器和磁场传感器，其中可以在包封材料，例如聚合物材料中嵌入不同技术的传感器芯片，例如管芯1061和管芯1062，然后通过应用导电部分和钝化，例如电介质材料而电接触，管芯1061和管芯1062可以彼此电接触。可以根据不同的技术，例如嵌入式晶片级球栅阵列eWLB，例如BLADE，例如电连接和/或嵌入和/或在印刷电路板上方，实施多个管芯1061、1062、1063、1064…106n的布置，例如其管芯的电连接的布置。此外，将不同技术的传感器芯片，例如管芯1061和管芯1062组合到包封材料中可以允许在晶片级别上批量测试不同技术的传感器，由此简化传感器芯片的处理。
多个管芯1061、1062、1063、1064…106n的第一管芯，例如管芯1061可以包括实施第一传感器技术的芯片，例如半导体芯片，多个管芯1061、1062、1063、1064…106n的第二管芯，例如管芯1062，可以包括实施第二传感器技术的芯片，例如半导体芯片。
根据实施例，多个管芯1061、1062、1063、1064…106n的第一管芯，例如管芯1061可以包括磁性传感器，多个管芯1061、1062、1063、1064…106n的第二管芯，例如管芯1062可以包括陀螺传感器系统。多个管芯1061、1062、1063、1064…106n的一个或多个其他管芯均可以包括以下器件组中的至少一种，该器件组由逻辑器件、无源器件、有源器件构成。
根据另一实施例，多个管芯1061、1062、1063、1064…106n的第一管芯，例如管芯1061可以包括磁性传感器，多个管芯1061、1062、1063、1064…106n的第二管芯，例如管芯1062可以包括陀螺传感器。多个管芯1061、1062、1063、1064…106n的第三管芯，例如管芯1063可以包括加速度传感器，例如加速度计。多个管芯1061、1062、1063、1064…106n的一个或多个其他管芯均可以包括以下器件组中的至少一种，该器件组由逻辑器件、无源器件、有源器件构成。
根据另一实施例，多个管芯1061、1062、1063、1064…106n的第一管芯，例如管芯1061可以包括磁性传感器，多个管芯1061、1062、1063、1064…106n的第二管芯，例如管芯1062可以包括陀螺传感器。多个管芯1061、1062、1063、1064…106n的第三管芯，例如管芯1063可以包括加速度传感器。多个管芯1061、1062、1063、1064…106n的第四管芯，例如管芯1064可以包括压力传感器。多个管芯1061、1062、1063、1064…106n的一个或多个其他管芯均可以包括以下器件组中的至少一种，该器件组由逻辑器件、无源器件、有源器件构成。
根据另一实施例，多个管芯1061、1062、1063、1064…106n的第一管芯，例如管芯1061，可以包括实施磁性传感器技术的芯片。多个管芯1061、1062、1063、1064…106n的第二管芯，例如管芯1062，可以包括实施机械传感器技术的芯片，例如微机电传感器。
一般可以使用术语磁性传感器描述一个或多个传感器，其可以测量磁场，例如选择性磁场分量。例如，磁阻传感器、巨磁阻GMR传感器、各向异性磁阻AMR传感器。
各实施例描述了廉价的变型以产生高度精确的小型化传感器，例如小型化三维传感器、六维传感器、九维传感器。
各实施例提供了在嵌入式外壳系列中，例如在芯片嵌入式封装中，例如BLADE封装，例如嵌入诸如印刷电路板的电路板中，组合磁性传感器芯片和运动传感器芯片，例如陀螺测试仪、加速度计。
各实施例提供了指南针，例如三维指南针。各实施例提供了包括多个管芯1061、1062、1063、1064…106n的芯片嵌入式封装，芯片嵌入式封装包括指南针，例如三维指南针，指南针包括多个管芯1061、1062、1063、1064…106n的第一管芯，例如管芯1061，其包括实施第一传感器技术的芯片，例如磁场传感器，以及多个管芯1061、1062、1063、1064…106n的第二管芯，例如管芯1062，其包括实施第二传感器技术的芯片，例如陀螺测试仪。
各实施例提供了运动传感器，例如用于游戏的运动使能的控制器，例如用于三维控制台。各实施例提供了包括多个管芯1061、1062、1063、1064…106n的芯片嵌入式封装，芯片嵌入式封装包括运动传感器，运动传感器包括多个管芯1061、1062、1063、1064…106n的第一管芯，例如管芯1061，其包括实施第一传感器技术的芯片，例如磁场传感器，以及多个管芯1061、1062、1063、1064…106n的第二管芯，例如管芯1062，其包括实施第二传感器技术的芯片，例如陀螺测试仪，以及可选地包括第三管芯，例如管芯1063，其包括实施其他传感器技术的芯片，例如加速度计。
各实施例提供了导航系统，例如导航助理。各实施例提供了封装402之内包括多个管芯1061、1062、1063、1064…106n的芯片嵌入式封装，芯片嵌入式封装包括导航系统，导航系统包括多个管芯1061、1062、1063、1064…106n的第一管芯，例如管芯1061，其包括实施第一传感器技术的芯片，例如磁场传感器，以及多个管芯1061、1062、1063、1064…106n的第二管芯，例如管芯1062，其包括实施第二传感器技术的芯片，例如陀螺测试仪，以及可选地包括第三管芯，例如管芯1063，其包括实施其他传感器技术的芯片，例如加速度计。
进一步可以理解，芯片嵌入式封装可以包括多个传感器封装402，例如402A、402B、402C；每个传感器封装402包括多个管芯1061、1062、1063、1064…106n；其中多个管芯1061、1062、1063、1064…106n的第一管芯1061是实施第一传感器技术的芯片，且其中多个管芯1061、1062、1063、1064…106n的第二管芯1062是实施第二传感器技术的芯片；且其中利用包封材料107模制多个传感器封装402。换言之，可以利用包封材料107将多个传感器封装402彼此共同模制，如图3E所示。
图4A和4B示出了根据实施例的芯片嵌入式封装402的一部分的侧视图和顶视图。图4A示出了根据实施例的个体化芯片封装402。芯片封装402可以包括芯片嵌入式封装302的一个或多个或全部特征。
如图4B所示，芯片封装402可以包括多个管芯1061、1062、1063、1064、1065、1066、1067，其中多个管芯1061、1062、1063、1064、1065、1066、1067的第一管芯，例如管芯1061可以包括实施第一传感器技术的芯片，且其中多个管芯1061、1062、1063、1064、1065、1066、1067的第二管芯，例如管芯1062可以包括实施第二传感器技术的芯片；且其中多个管芯1061、1062、1063、1064、1065、1066、1067是利用包封材料107模制的。
图4B中所示的作为多个管芯1061、1062、1063、1064、1065、1066、1067的其他管芯1064、1065、1066、1067的一个或多个其他管芯均可以包括以下器件组中的至少一种，该器件组由逻辑器件、无源器件、有源器件构成。第一管芯，例如管芯1061，和第二管芯，例如管芯1062可以电互连，例如通过一个或多个导电部分122直接电互连。第一管芯，例如管芯1061，和第二管芯，例如管芯1062中的至少一个可以通过一个或多个导电部分122直接和/或间接地电互连到第三管芯，例如管芯1063，第四管芯，例如管芯1064，第五管芯，例如管芯1065，第六管芯，例如管芯1066和第七管芯，例如管芯1067中的至少一个。第一管芯，例如管芯1061，和第二管芯，例如管芯1062中的至少一个可以通过在其前侧上方形成的一个或多个接触焊盘直接和/或间接地电互连到形成于第三管芯，例如管芯1063、第四管芯，例如管芯1064和第五管芯（未示出）中的至少一个的前侧上方的一个或多个接触焊盘。第二管芯，例如管芯1062，和第三管芯，例如管芯1063，可以通过一个或多个导电部分122b电互连。芯片封装402可以包括一个或多个电接触3261、3262、3263、3264、3265、3266、3267。第一管芯，例如管芯1061，和第二管芯，例如管芯1062中的至少一个可以通过一个或多个其他导电部分332直接和/或间接地电互连到一个或多个电接触326。钝化层334可以形成于多个管芯1061、1062、1063、1064、1065、1066、1067的一个或多个导电部分122上方和顶侧308上方。
根据实施例，第一管芯，例如管芯1061，可以包括陀螺仪传感器。第二管芯，例如管芯1062，可以包括压力传感器。第三管芯，例如管芯1063可以包括霍尔传感器。
图5示出了根据实施例的芯片嵌入式封装502。芯片嵌入式封装502可以包括关于芯片嵌入式封装102、芯片嵌入式封装302和芯片嵌入式封装402中的至少一个描述的一个或多个或全部特征。
芯片嵌入式封装502可以包括多个管芯1061、1062、1063、1064…106n；至少部分地围绕多个管芯1061、1062、1063、1064…106n 并使多个管芯1061、1062、1063、1064…106n 彼此分离的包封材料107，其中多个管芯1061、1062、1063、1064…106n中的第一管芯，例如管芯1061可以包括实施第一传感器技术的第一传感器，且其中多个管芯中的第二管芯，例如管芯1062可以包括实施第二传感器技术的第二传感器。
芯片嵌入式封装502还可以包括形成于芯片嵌入式封装502的第一侧328上方的一个或多个导电部分122a、122b、122c；其中一个或多个导电部分122a、122b、122c的至少一个导电部分将第一管芯，例如1061电连接到第二管芯，例如1062。
一个或多个导电部分122a、122b、122c中的至少一个导电部分122a可以形成于第一管芯顶侧3081和第二管芯顶侧3082上方。
一个或多个导电部分122a、122b、122c中的至少一个其他导电部分可以将第一管芯，例如1061、第二管芯，例如1062中的至少一个电连接到多个管芯的一个或多个其他管芯。
多个管芯1061、1062、1063、1064…106n的一个或多个其他管芯均可以包括以下器件组中的至少一种，该器件组由逻辑器件、无源器件、有源器件构成。逻辑器件可以包括以下器件组中的至少一种，该组由专用集成电路ASIC、驱动器、控制器、传感器构成。无源器件可以包括以下器件组中的至少一种，该组由电阻器、电容器、电感器构成。有源器件可以包括以下器件组中的至少一种，该组由半导体器件、晶体管、功率器件、功率晶体管、MOS晶体管、双极晶体管、场效应晶体管、绝缘栅双极晶体管、晶闸管、MOS受控晶闸管、硅可控整流器、肖特基二极管、碳化硅二极管、氮化镓器件、氮化铝器件构成。
芯片嵌入式封装502还可以包括形成于芯片嵌入式封装的第一侧328上方的一个或多个电接触326；其中一个或多个电接触可以电连接到第一管芯，例如1061和第二管芯，例如1062中的至少一个。
芯片嵌入式封装还可以包括形成于一个或多个导电部分122a、122b、122c上方的一个或多个电绝缘部分334。
图6示出了用于制造芯片嵌入式封装的方法，该方法包括：
利用包封材料至少部分地围绕多个管芯，其中包封材料将多个管芯彼此分离，其中多个管芯的第一管芯包括实施第一传感器技术的第一传感器，且其中多个管芯的第二管芯包括实施第二传感器技术的第二传感器（在610中）。
各实施例提供了芯片嵌入式封装，芯片嵌入式封装包括：多个管芯，其中多个管芯的第一管芯是实施第一传感器技术的芯片，且其中多个管芯的第二管芯是实施第二传感器技术的芯片；且其中利用包封材料模制多个管芯；其中第一管芯和第二管芯中的至少一个包括膜互连。
根据实施例，芯片嵌入式封装还包括载体；其中多个管芯设置于载体上方；且其中在载体上方利用包封材料模制多个管芯。
根据实施例，载体包括电绝缘材料或导电和/或半导电材料，电绝缘材料包括以下材料组的至少一种，该组由塑料、玻璃、金属、硅、有机材料构成。
根据实施例，第一传感器技术和第二传感器技术中的至少一种包括以下传感器技术组的传感器技术，该组由磁性传感器技术、陀螺传感器技术、运动传感器技术、加速度传感器技术构成。
根据实施例，第一传感器技术和第二传感器技术中的至少一种包括以下传感器技术组的传感器技术，该组由磁性传感器技术、陀螺传感器技术、运动传感器技术、加速度传感器技术、压力传感器技术、光电传感器技术、气体传感器技术、化学传感器技术、生物学传感器技术、电流传感器技术、生物测定传感器技术构成。
根据实施例，第一传感器技术与第二传感器技术不同。
根据实施例，第一传感器技术和第二传感器技术中的至少一种包括以下传感器组的至少一种传感器，该组由机械传感器、电气传感器和机电传感器、微机电传感器构成。
根据实施例，多个管芯的一个或多个其他管芯均包括以下器件组中的至少一种，该器件组由逻辑器件、无源器件、有源器件构成。
根据实施例，逻辑器件包括以下器件组中的至少一种，该组由专用集成电路ASIC、驱动器、控制器、传感器构成。
根据实施例，无源器件包括以下器件组中的至少一种，该组由电阻器、电容器和电感器构成。
根据实施例，有源器件包括以下器件组中的至少一种，该组由半导体器件、晶体管、功率器件、功率晶体管、MOS晶体管、双极晶体管、场效应晶体管、绝缘栅双极晶体管、晶闸管、MOS受控晶闸管、硅可控整流器、肖特基二极管、碳化硅二极管、氮化镓器件、氮化铝器件构成。
根据实施例，多个管芯中的至少一个包括以下材料组中的至少一种，该组由硅、碳化硅、镓、砷化镓、碳、石墨烯、锗、硅-锗构成。
根据实施例，包封材料包括以下材料组中的至少一种，该组由填充或未填充的环氧树脂、预浸渍的复合纤维、加强纤维、层压体、模制材料、热固性材料、热塑性材料、填料颗粒、纤维加强的层压体、纤维加强的聚合物层压体、具有填料颗粒的纤维加强的聚合物层压体构成。
各实施例提供了芯片嵌入式封装，其包括：多个管芯；至少部分地围绕多个管芯并将多个管芯彼此分离的包封材料，其中多个管芯的第一管芯包括实施第一传感器技术的第一传感器，且其中多个管芯的第二管芯包括实施第二传感器技术的第二传感器。
根据实施例，芯片嵌入式封装还包括形成于芯片嵌入式封装的第一侧上方的一个或多个导电部分；其中一个或多个导电部分的至少一个导电部分将第一管芯电连接到第二管芯。
根据实施例，一个或多个导电部分的至少一个导电部分形成于第一管芯顶侧和第二管芯顶侧上方。
根据实施例，一个或多个导电部分的至少一个其他导电部分将第一管芯和第二管芯中的至少一个电连接到多个管芯的一个或多个其他管芯。
根据实施例，多个管芯的一个或多个其他管芯均包括以下器件组中的至少一种，该器件组由逻辑器件、无源器件、有源器件构成。
根据实施例，逻辑器件包括以下器件组中的至少一种，该组由专用集成电路ASIC、驱动器、控制器、传感器构成。
根据实施例，无源器件包括以下器件组中的至少一种，该组由电阻器、电容器、电感器构成。
根据实施例，有源器件包括以下器件组中的至少一种，该组由半导体器件、晶体管、功率器件、功率晶体管、MOS晶体管、双极晶体管、场效应晶体管、绝缘栅双极晶体管、晶闸管、MOS受控晶闸管、硅可控整流器、肖特基二极管、碳化硅二极管、氮化镓器件、氮化铝器件构成。
根据实施例，芯片嵌入式封装还包括形成于芯片嵌入式封装的第一侧上方的一个或多个导电接触焊盘；其中一个或多个导电接触焊盘电连接到第一管芯和第二管芯中的至少一个。
根据实施例，芯片嵌入式封装还包括形成于一个或多个导电部分上方的一个或多个电绝缘部分。
各实施例提供了制造芯片嵌入式封装的方法，该方法包括：在载体上设置多个管芯，其中多个管芯的第一管芯是实施第一传感器技术的芯片，且其中多个管芯的第二管芯是实施第二传感器技术的芯片；在载体上方利用包封材料共同模制多个管芯。
根据实施例，该方法还包括在芯片嵌入式封装的第一侧上方形成一个或多个导电部分；其中一个或多个导电部分的至少一个导电部分将第一管芯电连接到第二管芯，且其中一个或多个导电部分的至少一个其他导电部分将第一管芯和第二管芯中的至少一个电连接到多个管芯的一个或多个其他管芯。
根据实施例，该方法还包括在芯片嵌入式封装的第一侧上方形成一个或多个导电接触焊盘并将一个或多个导电接触焊盘电连接到第一管芯和第二管芯中的至少一个；以及在一个或多个导电部分上方形成一个或多个电绝缘部分。
根据实施例，该方法还包括将一个或多个导电接触焊盘连接到外部电路以测试多个管芯；并且随后分离多个管芯，其中分离的部分包括第一管芯和第二管芯。
各实施例提供了制造芯片嵌入式封装的方法，该方法包括：利用包封材料至少部分地围绕多个管芯，其中包封材料将多个管芯彼此分离，其中多个管芯的第一管芯包括实施第一传感器技术的第一传感器，且其中多个管芯的第二管芯包括实施第二传感器技术的第二传感器。
各实施例提供了一种芯片嵌入式封装，其包括：多个传感器封装；每个传感器封装包括多个管芯；其中多个管芯的第一管芯是实施第一传感器技术的芯片，且其中多个管芯的第二管芯是实施第二传感器技术的芯片；且其中利用包封材料模制多个传感器封装。
尽管已经参考具体实施例示出和描述了本发明，但本领域的技术人员应当理解，可以在其中做出各种形式和细节上的变化而不脱离如由所附权利要求限定的本发明的精神和范围。由此，本发明的范围由所附权利要求指明，并且因此意在涵盖落在权利要求的等价物的含义和范围之内的所有变化。

Claims (28)

1. 一种芯片嵌入式封装，包括：
多个管芯；
其中所述多个管芯的第一管芯是实施第一传感器技术的芯片，且其中所述多个管芯的第二管芯是实施第二传感器技术的芯片；并且
其中利用包封材料模制所述多个管芯；
其中所述第一管芯和所述第二管芯中的至少一个包括膜互连。
2. 根据权利要求1所述的芯片嵌入式封装，还包括：
载体；
其中所述多个管芯设置于所述载体上方；并且
其中在所述载体上方利用包封材料模制所述多个管芯。
3. 根据权利要求1所述的芯片嵌入式封装，
其中所述第一传感器技术和所述第二传感器技术中的至少一种包括以下传感器技术组的传感器技术，所述组由磁性传感器技术、陀螺传感器技术、运动传感器技术、加速度传感器技术构成。
4. 根据权利要求1所述的芯片嵌入式封装，
其中所述第一传感器技术和所述第二传感器技术中的至少一种包括以下传感器技术组的传感器技术，所述组由磁性传感器技术、陀螺传感器技术、运动传感器技术、加速度传感器技术、压力传感器技术、光电传感器技术、气体传感器技术、化学传感器技术、生物学传感器技术、电流传感器技术、生物测定传感器技术构成。
5. 根据权利要求1所述的芯片嵌入式封装，
其中所述第一传感器技术与所述第二传感器技术不同。
6. 根据权利要求1所述的芯片嵌入式封装，
其中所述第一传感器技术和所述第二传感器技术中的至少一种包括以下传感器组的至少一种传感器，所述组由机械传感器、电气传感器和机电传感器、微机电传感器构成。
7. 根据权利要求1所述的芯片嵌入式封装，
其中所述多个管芯的一个或多个其他管芯均包括以下器件组中的至少一种，所述器件组由逻辑器件、无源器件、有源器件构成。
8. 根据权利要求7所述的芯片嵌入式封装，
其中所述逻辑器件包括以下器件组中的至少一种，所述组由专用集成电路ASIC、驱动器、控制器、传感器构成。
9. 根据权利要求7所述的芯片嵌入式封装，
其中所述无源器件包括以下器件组中的至少一种，所述组由电阻器、电容器和电感器构成。
10. 根据权利要求7所述的芯片嵌入式封装，
其中所述有源器件包括以下器件组中的至少一种，所述组由半导体器件、晶体管、功率器件、功率晶体管、MOS晶体管、双极晶体管、场效应晶体管、绝缘栅双极晶体管、晶闸管、MOS受控晶闸管、硅可控整流器、肖特基二极管、碳化硅二极管、氮化镓器件、氮化铝器件构成。
11. 根据权利要求1所述的芯片嵌入式封装，
其中所述多个管芯中的至少一个包括以下材料组中的至少一种，所述组由硅、碳化硅、镓、砷化镓、碳、石墨烯、锗、硅-锗构成。
12. 根据权利要求1所述的芯片嵌入式封装，
其中所述包封材料包括以下材料组中的至少一种，所述组由填充或未填充的环氧树脂、预浸渍的复合纤维、加强纤维、层压体、模制材料、热固性材料、热塑性材料、填料颗粒、纤维加强的层压体、纤维加强的聚合物层压体、具有填料颗粒的纤维加强的聚合物层压体构成。
13. 一种芯片嵌入式封装，包括：
多个管芯；
至少部分地围绕所述多个管芯并将所述多个管芯彼此分离的包封材料，
其中所述多个管芯的第一管芯包括实施第一传感器技术的第一传感器，且其中所述多个管芯的第二管芯包括实施第二传感器技术的第二传感器。
14. 根据权利要求13所述的芯片嵌入式封装，还包括
形成于所述芯片嵌入式封装的第一侧上方的一个或多个导电部分；
其中所述一个或多个导电部分的至少一个导电部分将所述第一管芯电连接到所述第二管芯。
15. 根据权利要求14所述的芯片嵌入式封装，
其中所述一个或多个导电部分的至少一个导电部分形成于第一管芯顶侧和第二管芯顶侧上方。
16. 根据权利要求14所述的芯片嵌入式封装，
其中所述一个或多个导电部分的至少一个其他导电部分将所述第一管芯和所述第二管芯中的至少一个电连接到所述多个管芯的一个或多个其他管芯。
17. 根据权利要求16所述的芯片嵌入式封装，
其中所述多个管芯的一个或多个其他管芯均包括以下器件组中的至少一种，所述器件组由逻辑器件、无源器件、有源器件构成。
18. 根据权利要求17所述的芯片嵌入式封装，
其中所述逻辑器件包括以下器件组中的至少一种，所述组由专用集成电路ASIC、驱动器、控制器、传感器构成。
19. 根据权利要求17所述的芯片嵌入式封装，
其中所述无源器件包括以下器件组中的至少一种，所述组由电阻器、电容器、电感器构成。
20. 根据权利要求17所述的芯片嵌入式封装，
其中所述有源器件包括以下器件组中的至少一种，所述组由半导体器件、晶体管、功率器件、功率晶体管、MOS晶体管、双极晶体管、场效应晶体管、绝缘栅双极晶体管、晶闸管、MOS受控晶闸管、硅可控整流器、肖特基二极管、碳化硅二极管、氮化镓器件、氮化铝器件构成。
21. 根据权利要求14所述的芯片嵌入式封装，还包括
形成于所述芯片嵌入式封装的第一侧上方的一个或多个电接触；
其中所述一个或多个电接触电连接到所述第一管芯和所述第二管芯中的至少一个。
22. 根据权利要求14所述的芯片嵌入式封装，还包括
形成于所述一个或多个导电部分上方的一个或多个电绝缘部分。
23. 一种用于制造芯片嵌入式封装的方法，所述方法包括：
利用包封材料模制多个管芯，其中多个管芯的第一管芯是实施第一传感器技术的芯片，且其中多个管芯的第二管芯是实施第二传感器技术的芯片；且其中第一管芯和第二管芯中的至少一个包括膜互连。
24. 根据权利要求23所述的方法，还包括
在所述芯片嵌入式封装的第一侧上方形成一个或多个导电部分；
其中所述一个或多个导电部分的至少一个导电部分将所述第一管芯电连接到所述第二管芯，且其中所述一个或多个导电部分的至少一个其他导电部分将所述第一管芯和所述第二管芯中的至少一个电连接到所述多个管芯的一个或多个其他管芯。
25. 根据权利要求24所述的方法，还包括
在所述芯片嵌入式封装的第一侧上方形成一个或多个电接触，并将所述一个或多个电接触电连接到所述第一管芯和所述第二管芯中的至少一个；以及
在所述一个或多个导电部分上方形成一个或多个电绝缘部分。
26. 根据权利要求25所述的方法，还包括
将所述一个或多个电接触连接到外部电路，用于测试所述多个管芯；以及
随后分离所述多个管芯，其中分离的部分包括所述第一管芯和所述第二管芯。
27. 一种用于制造芯片嵌入式封装的方法，所述方法包括：
利用包封材料至少部分地围绕多个管芯，其中所述包封材料将多个管芯彼此分离，
其中所述多个管芯的第一管芯包括实施第一传感器技术的第一传感器，且其中所述多个管芯的第二管芯包括实施第二传感器技术的第二传感器。
28. 一种芯片嵌入式封装，包括：
多个传感器封装；
每个传感器封装包括
多个管芯；
其中所述多个管芯的第一管芯是实施第一传感器技术的芯片，且其中所述多个管芯的第二管芯是实施第二传感器技术的芯片；并且
其中利用包封材料模制所述多个传感器封装。
CN2013101606368A 2012-05-03 2013-05-03 芯片嵌入式封装及形成芯片嵌入式封装的方法 Pending CN103383939A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/462,868 US20130292852A1 (en) 2012-05-03 2012-05-03 Chip embedded packages and methods for forming a chip embedded package
US13/462868 2012-05-03

Publications (1)

Publication Number Publication Date
CN103383939A true CN103383939A (zh) 2013-11-06

Family

ID=49384570

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2013101606368A Pending CN103383939A (zh) 2012-05-03 2013-05-03 芯片嵌入式封装及形成芯片嵌入式封装的方法

Country Status (3)

Country Link
US (1) US20130292852A1 (zh)
CN (1) CN103383939A (zh)
DE (1) DE102013104463A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105006463A (zh) * 2014-04-16 2015-10-28 英飞凌科技股份有限公司 用于制造半导体封装件的方法和半导体封装件

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9685350B2 (en) * 2013-03-08 2017-06-20 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of forming embedded conductive layer for power/ground planes in Fo-eWLB
SG11201606359QA (en) 2014-03-12 2016-09-29 Intel Corp Microelectronic package having a passive microelectronic device disposed within a package body
JP6354285B2 (ja) * 2014-04-22 2018-07-11 オムロン株式会社 電子部品を埋設した樹脂構造体およびその製造方法
US10499822B2 (en) * 2014-05-09 2019-12-10 The Royal Institution For The Advancement Of Learning / Mcgill University Methods and systems relating to biological systems with embedded mems sensors
US9802813B2 (en) * 2014-12-24 2017-10-31 Stmicroelectronics (Malta) Ltd Wafer level package for a MEMS sensor device and corresponding manufacturing process
DE102016209840A1 (de) 2016-06-03 2017-12-07 Continental Teves Ag & Co. Ohg Sensor, Verfahren und Sensoranordnung
US10315914B2 (en) * 2016-06-27 2019-06-11 The Charles Stark Draper Laboratory, Inc. Reconstructed wafer based devices with embedded environmental sensors and process for making same
US20190387615A1 (en) * 2018-06-14 2019-12-19 Microsoft Technology Licensing, Llc Multi-layer interconnected electro-thermal system having a thermally non-expansive support for mounting positionally related sensor components
US11974422B2 (en) * 2021-11-04 2024-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6908561B1 (en) * 2001-11-06 2005-06-21 Lockhead Martin Corporation Polymide-to-substrate adhesion promotion in HDI
US20090057885A1 (en) * 2007-08-30 2009-03-05 Infineon Technologies Ag Semiconductor device
US20100019370A1 (en) * 2008-07-24 2010-01-28 Infineon Technologies Ag Semiconductor device and manufacturing method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6908561B1 (en) * 2001-11-06 2005-06-21 Lockhead Martin Corporation Polymide-to-substrate adhesion promotion in HDI
US20090057885A1 (en) * 2007-08-30 2009-03-05 Infineon Technologies Ag Semiconductor device
US20100019370A1 (en) * 2008-07-24 2010-01-28 Infineon Technologies Ag Semiconductor device and manufacturing method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105006463A (zh) * 2014-04-16 2015-10-28 英飞凌科技股份有限公司 用于制造半导体封装件的方法和半导体封装件
CN105006463B (zh) * 2014-04-16 2018-03-27 英飞凌科技股份有限公司 用于制造半导体封装件的方法和半导体封装件

Also Published As

Publication number Publication date
US20130292852A1 (en) 2013-11-07
DE102013104463A1 (de) 2013-11-07

Similar Documents

Publication Publication Date Title
CN103383939A (zh) 芯片嵌入式封装及形成芯片嵌入式封装的方法
US9169116B2 (en) Hybrid integrated component and method for the manufacture thereof
KR101393682B1 (ko) 적어도 하나의 온 칩 커패시터를 구비하는 다중 다이들을 갖는 집적 회로를 위한 방법들 및 장치
US8362579B2 (en) Semiconductor device including a magnetic sensor chip
US8093670B2 (en) Methods and apparatus for integrated circuit having on chip capacitor with eddy current reductions
US8969985B2 (en) Semiconductor chip package and method
CN106910730B (zh) 电流传感器制作方法与电流传感器
CN103066197A (zh) 具有后偏置磁体和半导体芯片元件的设备
WO2011119317A1 (en) Integrated multi-axis hybrid magnetic field sensor
CN104627951B (zh) 微机械传感器设备
CN108226627A (zh) 电流传感器以及制造电流传感器的方法
CN108155157A (zh) 包括引线框的集成电路封装体
JP2018500538A (ja) 磁界センサおよびその製造方法
US9209385B2 (en) Magnetic sensor integrated in a chip for detecting magnetic fields perpendicular to the chip and manufacturing process thereof
EP2533066A2 (en) Systems and methods for three dimensional sensors
EP2884289A1 (en) Chip scale current sensor package and method of producing a current sensor package
EP2994412B1 (en) A microelectromechanical device and a method of manufacturing
US9857439B2 (en) Sensor arrangement, circuit arrangement and method of manufacturing a sensor arrangement
JP2010237058A (ja) センサ装置およびその製造方法
EP3712630B1 (en) Magnetic field sensor
US20150355219A1 (en) Multi-axis sensor
US9835645B2 (en) Acceleration sensor and method for producing an acceleration sensor
JP2010175393A (ja) 加速度検出装置および加速度検出装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20131106