CN102969275B - 接触孔的制作方法 - Google Patents

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Abstract

本发明提供一种接触孔的制作方法，包括：提供半导体衬底，所述半导体衬底上依次形成有第一介质层、第二介质层、第三介质层；进行刻蚀工艺，在所述第一介质层、第二介质层和第三介质层内形成第一接触孔，所述第一接触孔露出半导体衬底；去除所述第三介质层；在所述第二介质层上形成第四介质层，所述第四介质层填充所述第一接触孔；形成贯穿所述第四介质层、第二介质层和第一介质层的第二接触孔，所述第二接触孔露出半导体衬底；去除所述第四介质层。本发明提高了接触孔的制作工艺的稳定性。

Description

接触孔的制作方法
技术领域
本发明涉及半导体技术领域，尤其涉及接触孔的制作方法。
背景技术
当半导体制造进入40纳米以下技术时，由于接触孔的孔径变小及孔与孔间距的减少，光刻/刻蚀工艺在接触孔这个环节面临着极大的挑战，如何保证曝光质量同时又不会在刻蚀后不会造成接触孔短路，是一个重要课题。
请结合图1～图8所示的现有的接触孔的制作方法。首先，请参考图1，提供半导体衬底10，所述半导体衬底10上依次形成有第一介质层11、第二介质层12、第三介质层13(APF，Advanced Pattern Film)，介质抗反射层14(DARC)、第一底部抗反射层15(BARC)、第一光刻胶层16，所述第一光刻胶层16内形成有第一开口，所述第一开口露出下方的第一底部抗反射层15。
然后，请参考图2，沿所述第一开口进行刻蚀工艺，在所述第一底部抗反射层15内形成第二开口，在所述介质抗反射层14内形成第三开口，所述第三开口的深度小于所述介质抗反射层14的厚度。所述第二开口与第三开口相连通。
接着，请参考图3，去除第一光刻胶层16和第一底部抗反射层15。
接着，请参考图4，在所述介质抗反射层14上形成第二底部抗反射层17和第二光刻胶层18。所述第二底部抗反射层17将第三开口填满。所述第二光刻胶层18内形成有第四开口。所述第四开口露出下方的第二底部抗反射层17。
结合者，请参考图5，沿所述第四开口进行刻蚀工艺，在所述第二底部抗反射层17内形成第五开口，在所述介质抗反射层14内形成第六开口，所述第六开口的深度小于所述介质抗反射层14的厚度。所述第五开口与第六开口相连通。
接着，请参考图6，去除所述第二底部抗反射层17和第二光刻胶层18。
然后，请参考图7，沿所述第三开口和第六开口对所述第三介质层13、第二介质层12和第一介质层11进行刻蚀，形成第一接触孔和第二接触孔，所述第一接触孔位于所述第三开口下方，所述第二接触孔位于所述第六开口下方。
最后，请参考图8，去除所述介质抗反射层14。
在实际中发现，在执行图4所示的步骤时，在形成第二底部抗反射层17、第二光刻胶层18以及第四开口的过程中，当需要返工时，需要利用刻蚀工艺去除第二光刻胶层18以及第二底部抗反射层17时，会损伤第三开口，使得第三开口的尺寸变大，从而造成最终在第三开口下方形成的第一接触孔的孔径偏大。因此，需要对现有的接触孔的制作方法进行改进，以提高工艺的稳定性。
发明内容
本发明解决的问题是提供了一种接触孔的制作方法，防止接触孔的孔径由于返工变大，提高了工艺的稳定性。
为解决上述问题，本发明提供一种接触孔的制作方法，包括：
提供半导体衬底，所述半导体衬底上依次形成有第一介质层、第二介质层、第三介质层；
进行刻蚀工艺，在所述第一介质层、第二介质层和第三介质层内形成第一接触孔，所述第一接触孔露出半导体衬底；
去除所述第三介质层；
在所述第二介质层上形成第四介质层，所述第四介质层填充所述第一接触孔；
形成贯穿所述第四介质层、第二介质层和第一介质层的第二接触孔，所述第二接触孔露出半导体衬底；
去除所述第四介质层。
可选地，所述第一接触孔的制作方法包括：
在所述第三介质层上依次形成第一介质抗反射层、第一底部抗反射层和第一光刻胶层，所述第一光刻胶层内形成有第一开口；
沿所述第一开口进行刻蚀工艺，对所述第一底部抗反射层、第一介质抗反射层和第三介质层进行刻蚀，形成第一接触孔，所述第一接触孔露出下方的半导体衬底；
去除所述第一底部抗反射层、第一介质抗反射层和第三介质层。
可选地，所述第一底部抗反射层的材质为可交联的高分子聚合物，厚度范围为200-400埃。
可选地，所述第一介质抗反射层的材质为氮氧化硅，厚度范围为200-400埃。
可选地，所述第二接触孔的制作方法包括：
在所述第四介质层上形成第二介质抗反射层、第二底部抗反射层和第二光刻胶层，所述第二光刻胶层内形成有第二开口；
沿所述第二开口进行刻蚀工艺，对所述第二底部抗反射层、第二介质抗反射层和第四介质层进行刻蚀，形成第二接触孔，所述第二接触孔露出下方的半导体衬底；
去除所述第二光刻胶层、第二底部抗反射层、第二介质抗反射层。
可选地，所述第二底部抗反射层的材质为可交联的高分子聚合物，厚度范围为300-500埃。
可选地，所述第二介质抗反射层的材质为可交联的高分子聚合物，厚度范围为300-500埃。
可选地，所述第四介质层的材质为无定型碳，厚度范围为1500-2500埃。
可选地，所述第三介质层的材质为无定型碳，厚度范围为1500-2500埃。
可选地，所述第一介质层的材质为氮化硅，所述第二介质层的材质为氧化硅。
与现有技术相比，本发明具有以下优点：
本发明提供的接触孔的制作方法首先形成第一接触孔，在第一接触孔形成后，在第一接触孔上形成第四介质层，所述第四介质层保护了所述第一接触孔，防止了所述在第二接触孔的制作过程中由于返工对第一接触孔的孔径造成影响，提高了工艺的稳定性。
附图说明
图1-图8是现有技术的接触孔的制作方法剖面结构示意图；
图9是本发明一个实施例的接触孔的制作方法流程示意图；
图10-图14是本发明一个实施例的接触孔的制作方法剖面结构示意图。
具体实施方式
现有的接触孔的制作方法不稳定，在第一接触孔在返工时孔径变大，为了解决上述问题，本发明提供一种接触孔的制作方法，请结合图9所示的本发明一个实施例的接触孔的制作方法流程示意图，所述方法包括：
步骤S1，提供半导体衬底，所述半导体衬底上依次形成有第一介质层、第二介质层、第三介质层；
步骤S2，进行刻蚀工艺，在所述第一介质层、第二介质层和第三介质层内形成第一接触孔，所述第一接触孔露出半导体衬底；
步骤S3，去除所述第三介质层；
步骤S4，在所述第二介质层上形成第四介质层，所述第四介质层填充所述第一接触孔；
步骤S5，形成贯穿所述第四介质层、第二介质层和第一介质层的第二接触孔，所述第二接触孔露出半导体衬底；
步骤S6，去除所述第四介质层。
下面结合附图对本发明的技术方案进行详细地说明。请结合图10-图14是本发明一个实施例的接触孔的制作方法剖面结构示意图。
请参考图10，提供半导体衬底100，所述半导体衬底100上依次形成有第一介质层110、第二介质层120、第三介质层130。然后在所述第三介质层130上形成第一介质抗反射层140、第一底部抗反射层150和第一光刻胶层160，所述第一光刻胶层160内形成有第一开口。所述第一开口160用于限定最终形成的第一接触孔的尺寸、形状和位置。作为一个实施例，所述第三介质层130的材质为无定型碳，厚度范围为1500-2500埃。本实施例中，所述第三介质层130的厚度为2000埃。作为一个实施例，所述第一介质层的材质为氮化硅，所述第二介质层的材质为氧化硅。
请参考图11，沿所述第一开口进行刻蚀工艺，对所述第一底部抗反射层150、第一介质抗反射层140和第三介质层130进行刻蚀，形成第一接触孔，所述第一接触孔露出下方的半导体衬底100；然后，去除所述第一底部抗反射层150、第一介质抗反射层140和第三介质层130。所述第一接触孔露出半导体衬底100。
作为一个实施例，所述第一底部抗反射层150的材质为可交联的高分子聚合物，厚度范围为200-400埃。所述第一介质抗反射层140的材质为氮氧化硅，厚度范围为200-400埃。
接着，请参考图13，在所述第二介质层上形成第四介质层170，所述第四介质层170填充所述第一接触孔。所述第四介质层的材质为无定型碳，厚度范围为1500-2500埃。本实施例中，所述第四介质层的厚度为2000埃。
然后，在所述第四介质层170上形成第二介质抗反射层180、第二底部抗反射层190和第二光刻胶层200，所述第二光刻胶层200内形成有第二开口。所述第二开口定义了后续形成的第二接触孔的尺寸、形状和位置。
接着，请参考图14，沿所述第二开口进行刻蚀工艺，对所述第二底部抗反射层190、第二介质抗反射层180和第四介质层170进行刻蚀，形成第二接触孔，所述第二接触孔露出下方的半导体衬底100。作为一个实施例，所述第二底部抗反射层190的材质为可交联的高分子聚合物，厚度范围为300-500埃。所述第二介质抗反射层180的材质为氮氧化硅，厚度范围为300-500埃。
接着，请参考图14并结合图13，去除所述第二光刻胶层200、第二底部抗反射层190、第二介质抗反射层180。
综上，本发明提供的接触孔的制作方法首先形成第一接触孔，在第一接触孔形成后，在第一接触孔上形成第四介质层，所述第四介质层保护了所述第一接触孔，防止了所述在第二接触孔的制作过程中由于返工对第一接触孔的孔径造成影响，提高了工艺的稳定性。
因此，上述较佳实施例仅为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。

Claims (9)

1.一种接触孔的制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上依次形成有第一介质层、第二介质层、第三介质层；
进行刻蚀工艺，在所述第一介质层、第二介质层和第三介质层内形成第一接触孔，所述第一接触孔露出半导体衬底；
去除所述第三介质层；
在所述第二介质层上形成第四介质层，所述第四介质层填充所述第一接触孔，所述第四介质层的材质为无定型碳，厚度范围为1500-2500埃；
形成贯穿所述第四介质层、第二介质层和第一介质层的第二接触孔，所述
第二接触孔露出半导体衬底；
去除所述第四介质层。
2.如权利要求1所述的接触孔的制作方法，其特征在于，所述第一接触孔的
制作方法包括：
在所述第三介质层上依次形成第一介质抗反射层、第一底部抗反射层和第一光刻胶层，所述第一光刻胶层内形成有第一开口；
沿所述第一开口进行刻蚀工艺，对所述第一底部抗反射层、第一介质抗反射层和第三介质层进行刻蚀，形成第一接触孔，所述第一接触孔露出下方的半导体衬底；
去除所述第一底部抗反射层、第一介质抗反射层和第三介质层。
3.如权利要求2所述的接触孔的制作方法，其特征在于，所述第一底部抗反射层的材质为可交联的高分子聚合物，厚度范围为200-400埃。
4.如权利要求2所述的接触孔的制作方法，其特征在于，所述第一介质抗反射层的材质为氮氧化硅，厚度范围为200-400埃。
5.如权利要求1所述的接触孔的制作方法，其特征在于，所述第二接触孔的制作方法包括：
在所述第四介质层上形成第二介质抗反射层、第二底部抗反射层和第二光刻胶层，所述第二光刻胶层内形成有第二开口；
沿所述第二开口进行刻蚀工艺，对所述第二底部抗反射层、第二介质抗反射层和第四介质层进行刻蚀，形成第二接触孔，所述第二接触孔露出下方的半导体衬底；
去除所述第二光刻胶层、第二底部抗反射层、第二介质抗反射层。
6.如权利要求5所述的接触孔的制作方法，其特征在于，所述第二底部抗反射层的材质为可交联的高分子聚合物，厚度范围为300－500埃。
7.如权利要求5所述的接触孔的制作方法，其特征在于，所述第二介质抗反射层的材质为氮氧化硅，厚度范围为300-500埃。
8.如权利要求1所述的接触孔的制作方法，其特征在于，所述第三介质层的材质为无定型碳，厚度范围为1500-2500埃。
9.如权利要求1所述的接触孔的制作方法，其特征在于，所述第一介质层的材质为氮化硅，所述第二介质层的材质为氧化硅。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106910708B (zh) * 2015-12-22 2020-06-19 中芯国际集成电路制造(上海)有限公司 具有局部互连结构的器件及其制造方法
CN110391175A (zh) * 2018-04-16 2019-10-29 武汉新芯集成电路制造有限公司 一种接触孔的制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6159840A (en) * 1999-11-12 2000-12-12 United Semiconductor Corp. Fabrication method for a dual damascene comprising an air-gap

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7531448B2 (en) * 2005-06-22 2009-05-12 United Microelectronics Corp. Manufacturing method of dual damascene structure
KR100812603B1 (ko) * 2006-11-03 2008-03-13 주식회사 하이닉스반도체 후처리에 의한 반도체소자의 콘택 형성 방법
KR100806038B1 (ko) * 2006-11-29 2008-02-26 동부일렉트로닉스 주식회사 반도체 소자의 콘택홀 형성 방법
US8987862B2 (en) * 2011-01-12 2015-03-24 Freescale Semiconductor, Inc. Methods of forming semiconductor devices having conductors with different dimensions

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6159840A (en) * 1999-11-12 2000-12-12 United Semiconductor Corp. Fabrication method for a dual damascene comprising an air-gap

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