CN102959706A - 固态成像装置 - Google Patents
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Abstract
本发明提供一种包括上面具有多个光电转换单元的第一基板和上面具有读取电路和并行处理电路的第二基板的固态成像装置。固态成像装置包括被配置为向多个并行处理电路供给DC电压的DC电压供给布线。DC电压供给布线是通过电连接设置在第一基板上的第一导电图案与设置在第二基板上的第二导电图案形成的。
Description
技术领域
本发明涉及通过在其上具有光电转换单元的第一基板和其上具有外围电路的第二基板之间进行电连接形成的固态成像装置。
背景技术
在具有已知的结构的固态成像装置中，在通过使用微凸块相互电连接的不同的基板上单独地形成光电转换单元和外围电路。
日本专利申请公开No.2009-170448讨论了包括贴合在一起的第一基板和第二基板的后侧照明型的固态成像装置。第一基板包含像素、光电转换单元和用于读取信号的读取电路。第二基板包含用于处理从像素读出的信号的外围电路。
一般地，为了高速地从固态成像装置读取信号，固态成像装置包含用于并行地向来自多个像素的信号施加类似的信号处理的多个并行处理电路。示例性的并行处理电路包含对于各像素列设置的列放大器和行AD单元。
直流（DC）电压被供给到执行类似的处理的这种多个并行处理电路，以使得它们能够执行希望的操作。作为DC电压，希望的电压通过共用DC电压供给线被供给到执行类似的处理的并行处理电路。并行处理电路被设置在第二基板上。希望不在第一基板上设置其它的电路以提供尽可能大的光电转换单元的开口。因此，必须在第二基板上的用于设置并行处理电路的区域中设置大量的电路元件，从而可能降低布线布局的自由度。为了增加布线布局的自由度，必须提供用于设置并行处理电路的大的区域，从而导致芯片面积增加。
因此，对于上述的DC电压供给布线分配大的面积是十分困难的，并且可在DC电压供给布线中产生预定的电阻。出现这样一种问题，即，当在用于向并行处理电路供给DC电压的布线中产生电阻时，可能出现混叠。特别地，芯片面积越大，则越可能出现混叠。
引文引表
专利文献
PTL 1：日本专利申请公开No.2009-170448
发明内容
本发明针对提供能够在不增加芯片面积的情况下防止混叠的出现的固态成像装置。
根据本发明的一个方面，一种固态成像装置包括：分别具有光电转换单元和被配置为处理或读取由光电转换单元产生的信号的读取电路的多个像素；和被配置为并行处理来自多个像素中的预定数量的像素的信号的多个并行处理电路，其中，多个光电转换单元被设置在第一基板上，读取电路和并行处理电路被设置在第二基板上，并且光电转换单元和读取电路相互电连接，使得读取电路接收来自光电转换单元的信号，其中，固态成像装置还包含被配置为向多个并行处理电路供给DC电压的DC电压供给布线，并且DC电压供给布线是通过电连接设置在第一基板上的第一导电图案与设置在第二基板上的第二导电图案形成的。
本发明的有利效果
本发明使得能够提供能够在不增加芯片面积的情况下防止混叠的出现的固态成像装置。
参照附图阅读示例性实施例的以下的详细的说明，本发明的其它特征和方面将变得十分明显。
附图说明
包含于说明书中并构成其一部分的附图示出本发明的示例性实施例、特征和方面，并与说明一起用于解释本发明的原理。
图1是示意性地示出根据本发明的固态成像装置的顶视图。
图2A是根据本发明的固态成像装置的一个像素的示例性电路图。
图2B是根据本发明的固态成像装置的一个像素的示例性电路图。
图3是示出根据本发明的固态成像装置的总体配置的框图。
图4示出电流源的示例性的等价电路图。
图5示出列放大器的示例性的等价电路图。
图6示出信号保持单元的示例性的等价电路图。
图7示意性地示出第一基板与第二基板之间的电连接。
图8A是示出固态成像装置的示例性的顶视图。
图8B是示出固态成像装置的示例性的顶视图。
图9A是示出固态成像装置的另一示例性的顶视图。
图9B是示出固态成像装置的另一示例性的顶视图。
图10A示意性地示出出现混叠的状态。
图10B示意性地示出出现混叠的状态。
图10C示意性地示出出现混叠的状态。
具体实施方式
以下参照附图详细描述本发明的各种示例性实施例、特征和方面。
图1是示意性地示出形成根据本发明的固态成像装置的第一基板与第二基板的顶视图。参照图1，第一基板（左）包含多个光电转换单元，并且第二基板（右）包含读取电路和并行处理电路。读取电路处理由光电转换单元产生的信号或者将信号输出到共用输出线。并行处理电路并行地处理来自多个像素中的预定数量的像素的信号。
第一像素区域101包含例如2维矩阵形式的多个光电转换单元。第一像素区域101还可包含形成传送单元的传送晶体管和通过传送晶体管从光电转换单元向其传送电荷的浮置扩散区（FD）。
第一周边区域102不包含光电转换单元。当不设置电路元件时或者当设置传送晶体管时，第一周边区域102可包含用于控制传送晶体管的操作的扫描电路。可以使用偏移寄存器和解码器作为扫描电路。
第二像素区域201包含用于对于各像素处理由第一像素区域101中的光电转换单元产生的信号并然后将信号输出到共用输出线的电路。第二像素区域201可包含例如用于对于各像素放大由光电转换单元产生的信号的像素放大器、用于将像素放大器的输入节点的电势复位的像素复位单元、和用于选择希望的像素并将信号输出到共用输出线的选择单元。第二像素区域201还可包含A/D转换单元。
第二周边区域202包括用于在来自像素的信号被读出到共用输出线之后对其进行处理的电路。第二周边区域202包含例如放大器、信号保持单元和A/D转换电路。第二周边区域202还包含用于驱动上述的复位单元和选择单元的扫描电路。可以使用偏移寄存器和解码器作为扫描电路。
本发明的特征在于，通过电连接设置在第一基板上的第一导电图案和设置在第二基板上的相应的第二导电图案，形成设置在第二周边区域202中的电路的DC电力供给布线。该电路结构使得能够减小DC电力供给布线的电阻以减小电压降。以下描述适用于根据本发明的电路结构的示例性的DC电力供给布线。DC电压供给布线指的是用于在几乎没有电压波动的情况下供给DC电压的布线，该布线可出于减少电力消耗的目的通过开关操作被接通或关断。换句话说，DC电压的方向在时间上保持不变。
一般地，对于固态成像装置，同时由各输出节点读取来自多个像素的信号。这种节点的例子是多个共用输出线。共用输出线具有执行类似的处理的各并行处理电路，并且DC电压供给布线被并行处理电路共用。
对于该电路结构，通过共用的DC电压供给布线，当前由其它的并行处理电路处理的信号受到影响，从而导致与在电荷耦合器件（CCD）中看到的所谓的拖尾（smear）类似的现象。
第一示例性的共用布线是用于向电流源电路供给DC电压的布线，所述电流源电路用于向像素放大器供给偏置电流。作为示例性的电流源电路，可以使用利用负载金属氧化物半导体（MOS）晶体管的电流镜。一般地，向负载MOS晶体管的源极供给接地电势。利用该电流镜，DC电压供给布线供给接地电势。用于供给接地电势的接地布线与设置在多个共用输出线上的负载MOS晶体管的源极共同地连接。
利用该电路结构，当强光入射到成像面的一部分上时，在接地布线中流动的电流改变，这改变了接地布线中的电压降的影响。这改变了在相邻的像素列的电流源电路中流动的电流，从而可能产生混叠，即，表现通过其它的电流源电路对其供给偏置电流的像素的电平偏移的信号。当接地布线具有固定电阻时产生混叠，并且，当接地布线具有较高的电阻时，更可能出现混叠。在成像面尺寸较大的情况下，更可能出现混叠。特别地，大于或等于APS-C的成像面尺寸大大影响混叠的出现。当像素数增加时，由于执行单一操作所需要的电流的量的增加，也可能出现该现象。
第二示例性的共用布线是用于向对于共用输出线中的每一个或对于多个共用输出线中的每一个设置的列放大器供给DC电压的布线。示例性的列放大器电路是运算放大器电路。电流源电路被设置以向运算放大器电路供给尾电流（偏置电流）。与第一示例性的共用布线类似，可以使用电流镜作为电流源电路。用于向电流源电路供给DC电压的布线与多个列放大器共同地连接。对于该电路结构，当强光入射在成像面的一部分上时，具有过量的信号电平的光学信号从一些像素被输出到共用输出线。在这种情况下，当运算放大器电路放大光学信号时，包含于差动放大器中的电流源电路可向接地布线发送过量的电流。因此，由于过量的电流的影响，其它像素列的列放大器不能输出适当的信号。因此，在根据从固态成像装置输出的图像信号获得的图像中，出现混叠。
第三示例性的共用布线是用于向信号保持单元供给电压的布线，所述信号保持单元用于并行保持被并行读出到多个共用输出线的信号。一般地，用于保持信号的电容包含接收来自列放大器的信号的信号节点和通过DC电压供给布线向其供给预定的电压的固定节点。预定的电压是电源电压、接地电势或其间的中间电势。对于该电路结构，当强光入射于成像面的一部分上时，大的信号被输入到与强光入射在其上的像素列对应的信号保持单元。这大大改变信号节点的电势，并且固定节点的电势伴随信号节点的电势的改变而改变。然后，大的电流暂时在DC电压供给布线中流动，并且相应地，DC电压供给布线的电势改变。DC电压供给布线的电势的该变化传播到其它像素列的信号保持单元的固定节点。在这种状态下，在电势变化减弱之前向之后的电路输出信号产生混叠。
以下，上述的用于并行处理来自像素的信号的电路被称为并行处理电路。
图10C示意性地示出其中出现混叠的状态。图10A示出其中不产生混叠的理想状态。图10B和图10C示出其中产生混叠的状态。图10A～10C示出其中强光入射于成像面的一部分（具体而言，入射于中心画面部分）的状态。图10B示出其中强光入射于成像面的一部分（即，中心画面部分附近）而其它画面部分较暗的状态。图10B表明，成像面的接收强入射光的部分的两侧的区域比规则输出的信号暗淡。
图10C示出虽然接收强入射光的部分与图10B中的类似，但该部分的两侧以与图10B所示的状态相反的方式为明亮的状态。
图10B和图10C中的状态之间的不同是由电路结构的不同导致的。例如，在第一例子中描述的用于向像素电流源供给DC电压的DC电压供给布线可产生如图10C所示的图像。并且，用于向信号保持单元供给DC电压的DC电压供给布线可产生如图10B所示的图像。
如果电路结构包含上述的并行处理电路中的任一个（不一定包含全部），那么可出现上述问题。通过在第一基板上设置与DC电压供给布线对应的导电图案，然后进行相应的电连接，可以获取本发明的效果。上述的问题不限于由上述的电路结构导致的问题，而可以是通过对于用于执行来自多个像素中的预定数量的像素的信号的并行处理的多个并行处理电路设置共用的DC电压供给布线导致的问题。
对于上述的具有所有的并行处理电路的电路结构，通过关于用于并行处理电路中的任一个（不一定是全部）的DC电压供给布线设置第一导电图案（在第一基板上），可获取本发明的效果。但是，通过关于用于所有并行处理电路的DC电压供给布线设置第一导电图案，可以获取更高的效果。
图2A和图2B示出根据本发明的固态成像装置的像素的等价电路图。虽然图2A和图2B分别仅示出一个像素，但是像素阵列实际上由多个像素形成。
光电转换单元201通过光电转换产生空穴和电子。例如，使用光电二极管作为光电转换单元201。
传送单元202传送光电转换单元201的电荷。例如，使用MOS晶体管作为传送单元202（该MOS晶体管被称为传送晶体管）。
浮置节点203读出信号。当通过传送单元202传送光电转换单元201的电荷时，电势浮置。浮置节点203包含例如设置在第一基板上的浮置扩散区（FD）。
像素复位单元204将浮置节点203的电势至少设置为基准电势。作为替代方案，通过在与传送单元202相同的时间将像素复位单元204设为ON，将光电转换单元201的电势设为基准电势。例如，使用MOS晶体管作为像素复位单元204（该MOS晶体管被称为复位晶体管）。
像素放大器205基于由光电转换单元201产生的电荷对中的一个电荷来放大信号。例如，MOS晶体管被用作像素放大器205。在这种情况下，像素放大器205的MOS晶体管的栅极与FD电连接（该MOS晶体管被称为放大器晶体管）
传送控制线206被设置在第一基板上以控制传送单元202的操作。复位控制线207被设置在第二基板上以控制像素复位单元204的操作。当传送单元202和像素复位单元204为MOS晶体管时，传送控制线206和复位控制线207向各MOS晶体管的栅极发送用于将其接通或关断的脉冲。
共用输出线208输出由像素放大器205放大的信号。来自包含于像素阵列中的多个像素的信号被读出到共用输出线208。读出到一个共用输出线208的一组像素也可被称为像素列。
电流源209向像素放大器205供给偏置电流。对于该电路结构，电流源209供给用于使得能够实现放大器晶体管205的源跟随器操作的偏置电流。
参照图2A，电压V1被供给到放大器晶体管205A和复位晶体管204A的漏极。虽然电压V1被共用，但是也可使用不同的电源电压。参照图2A，电压V2被供给到电流源209A。
参照图2B，电压V3被供给到复位晶体管204B的漏极。参照图2B，电压V4被供给到放大器晶体管205B的漏极。参照图2B，电压V5被供给到电流源209B。
在形成像素的元件中，pix A表示设置在第一基板上的部分，pix B表示设置在第二基板上的部分。像素pix由pix A和pix B形成。在任一个基板上布置控制线指的是，与第一基板与第二基板之间的直接电连接单元相比，更多地在该一个基板的一侧设置控制线。
以下描述图2A和图2B中的电路图之间的不同。为了区分不同的部件，向它们分配下标a和b。例如，在放大器晶体管205和复位晶体管204的导电类型上，图2A和图2B中的电路图不同。具体地讲，在图2A中使用NMOS晶体管，并且在图2B中使用PMOS晶体管。因此，在两个电路图之间，供给到各晶体管和电流源的电压是不同的。
参照图2A，电压V1为例如5V或3.3V DC电压。电压V2低于电压V1，诸如为接地电势。参照图2B，电压V3和V4是相对较低的电势，诸如接地电势。电压V5比电压V3高，诸如3.3V和1.8V。
参照图2B，放大器晶体管205B是PMOS晶体管。光电转换单元201使用电子作为信号电荷。对于大量的入射光，PMOS晶体管的栅极电势降低，相应地，与暗入射光的情况相比，PMOS晶体管的源极电势增加。具体地讲，当信号振幅与复位操作的情况相比较大时，共用输出线208可在其中驱动力较高的状态下被驱动。
因此，与图2A相比，图2B中的电路结构在读取速度上更有利。在常规的电路结构中，由于上述的两个电路被设置在同一个基板上，因此，阱在像素内被分割，从而导致复杂的结构。替代性地，像素的小型化是十分困难的，因此，光电转换单元具有低的开口率。另一方面，利用本发明，在不同的基板上单独地形成光电转换单元、像素放大器和像素复位单元，由此防止上述的有害的效果。并且，图2B中的电路具有更窄的操作电压范围，因此，与图2A相比，更有利于电源电压降低。
图2B中的电路的要点不是PMOS晶体管被用作放大器晶体管205B，而是具有与信号电荷相反的极性的MOS晶体管被用作放大器晶体管205B。具体地讲，当电子用作信号电荷时，PMOS晶体管被用作放大器晶体管205B和复位晶体管204B，并且，当空穴用作信号电荷时，NMOS晶体管被用作晶体管205B和204B。参照传送晶体管202的导电类型，传送晶体管202是第一导电类型的晶体管，并且放大器晶体管205B和复位晶体管204B是导电类型与第一导电类型相反的第二导电类型的晶体管。
虽然具体描述了像素结构，但是像素结构不限于此。例如，也可使用结场效应晶体管（JFET）作为放大器晶体管。光电转换单元201可使用空穴作为信号电荷。在这种情况下，优选使用PMOS晶体管作为传送晶体管202。并且，放大器晶体管和复位晶体管可被多个光电转换单元共享，并且可以与放大器晶体管串联地形成选择晶体管。并且，像素结构向多个基板的分配不限于上述的电路结构。复位MOS晶体管和放大器MOS晶体管可被设置在第一基板上。但是，共用输出线需要被设置在第二基板上。并且，在不设置具有放大器晶体管和复位晶体管的像素的情况下，光电转换单元的电荷可通过传送晶体管被直接输出到共用输出线。
图3是示出根据本发明的固态成像装置的框图。参照图3，主要只描述设置在第二基板上的电路元件。并且，以下基于图2A所示的情况描述形成像素的晶体管的导电类型。
像素区域301与图1中的第二像素区域103对应。
部分302是形成像素的元件中的设置在第二基板上的部分。部分302与图2A和图2B中的pix B对应。
对于各像素列设置共用输出线303。以二维矩阵形式设置像素。各行的信号被并行读出到各共用输出线。
电流源电路304可用作并行处理电路中的一个。电流源电路304供给用于像素放大器的放大操作的偏置电流。电流源电路304与图2A中的电流源209A对应。
第一DC电压供给布线305向电流源电路304供给DC电压。第一DC电压供给布线305与图2A中的电压V2对应。
第二DC电压供给布线306根据需要被设置以向电流源电路304供给偏置电流。例如，当使用级联电流源时，第二DC电压供给布线306向共用栅极放大器MOS晶体管的栅极供给预定的电压。
对于像素列中的每一个或对于多个像素列中的每一个设置列放大器307。列放大器307可用作并行处理电路中的一个。并且，列放大器307可具有用于防止像素部分的噪声的电路。可通过使用源跟随器、共用源和运算放大器电路来具体形成列放大器307。
第三DC电压供给布线308向列放大器307供给接地电势。
第四DC电压供给布线309根据需要被设置以向列放大器307供给偏置电流。例如，当使用级联电流源时，第四DC电压供给布线309向共用栅极放大器MOS晶体管的栅极供给预定的电压。
信号保持单元310可用作并行信号处理电路中的一个。信号保持单元310可包含用于仅保持光学信号的保持单元，或者包含用于保持噪声信号和其上重叠有噪声信号的光学信号两者的保持单元。
第五DC电压供给布线311向信号保持单元310供给接地电势。
第二共用输出线312依次选择被信号保持单元310保持之后的信号，并然后将该信号发送到之后的电路。
输出放大器313放大或缓冲从第二共用输出线312发送的信号，并然后通过输出焊盘（未示出）将它们输出到外部。虽然仅示出一个输出放大器313，但是可以设置多个输出放大器313以使得能够实现并行处理。
供给布线314向输出放大器313供给预定的电压。供给布线314供给电源电压、接地电势、或其之间的中间电压。
第一扫描单元315依次选择被信号保持单元310保持的信号，并然后将其输出到第二共用输出线312。
供给布线316向第一扫描单元315供给预定的电压。供给布线314供给电源电压、接地电势、或其之间的中间电压。
第二扫描单元317控制像素中的设置在第二基板上的像素复位单元的驱动。
供给布线318向第二扫描单元317供给预定的电压。供给布线318供给电源电压、接地电势、或其之间的中间电压。
图4示出用作图3中的并行处理电路的电流源电路的示例性的等价电路图。参照图4，由点线四方形包围的部分与图3中的第二DC电压供给布线306对应。对于多个行设置与第二DC电压供给布线306对应的该部分。
晶体管401是负载MOS晶体管。MOS晶体管402作为共用栅极放大器电路操作。向MOS晶体管402的栅极供给预定的电压。MOS晶体管403的栅极与负载MOS晶体管401的栅极连接。电流源404向MOS晶体管403发送固定的电流。接地布线405与图3中的第一DC电压供给布线305对应。接地布线405与晶体管401和403的源极共同地连接。偏置供给布线406向MOS晶体管402的栅极供给预定的电压。偏置供给布线406与图3中的第二DC电压供给布线306对应。图4中的电路构成级联电流源电路。
对于图4中的电路结构，当强光入射于成像面的一部分上并且用于一些像素列的共用输出线的电势大大下降时，在接地布线405中流动的电流减小。因此，在用于其它的像素列的负载MOS晶体管中流动的电流增大以导致信号的电平向更亮的水平偏移，从而导致混叠输出。得到的图像如图10C所示。
由于在接地布线405中产生一定的电阻，所以出现该现象。因此，为了减小该电阻，通过在第一基板上设置第一导电图案，并然后将它们与设置在第二基板上的相应的第二导电图案电连接，形成接地布线405。该电路结构可防止混叠的出现。
虽然基于级联电流源电路具体描述了图4中的电路结构，但是，它也适用于普通的电流镜电路。对于简单的电流镜，电流源电路具有较小的输出电阻，因此，可通过应用本发明获得更高的效果。
图5示出图3中的列放大器的示例性的等价电路图。作为例子示出运算放大器电路。
保持电容501的一个节点与共用输出线303连接。晶体管502和503是NMOS晶体管，并且晶体管504和505是PMOS晶体管。在运算放大器电路的输入和输出节点之间设置反馈电容506。使用可变电容作为反馈电容506可改变运算放大器电路的增益。
与反馈电容506并联地设置开关507。开关507被设置以导致运算放大器电路执行电压跟随器操作。开关507向保持电容501的另一节点供给向NMOS晶体管503的栅极供给的电压。NMOS晶体管508、509和510以与图4中的电路类似的方式形成级联恒流源电路。该级联电流源电路供给运算放大器电路的尾电流。
接地布线511与图3中的第三DC电压供给布线308对应。偏置供给布线512向NMOS晶体管509的栅极供给预定的偏置电流。偏置供给布线512与图3中的第四DC电压供给布线309对应。
对于图5中的电路结构，当强光入射于成像面的一部分上时，具有过量的电平的信号被输入到输入晶体管502的栅极。随着输入晶体管502的源极的电势上升，NMOS晶体管508的漏极的电势也上升。作为结果，电流源电路可向接地布线511发送过量的电流。因此，由用于其它像素的列放大器的电流源电路供给的偏置电流减小，以导致信号的电平向更暗的水平偏移，从而导致混叠输出。得到的图像如图10B所示。
由于在接地布线511中产生一定的电阻，所以出现该现象。因此，为了减小该电阻，通过在第一基板上设置第一导电图案，并然后将它们与设置在第二基板上的相应的第二导电图案电连接，形成接地布线511。该电路结构可防止混叠的出现。
虽然作为用于供给运算放大器电路的尾电流的电路，基于级联电流源电路具体描述了图5中的电路结构，但是，它也适用于普通的电流镜电路。对于简单的电流镜，电流源电路具有较小的输出电阻，并因此可通过应用本发明获得更高的效果。
图6示出图3中的信号保持单元310的示例性的等价电路图。信号保持单元310可保持噪声信号和其上重叠有噪声信号的光学信号两者。噪声信号主要包含列放大器的偏移。信号保持单元310可仅保持光学信号。
CMOS开关601s向之后的电容传送其上重叠有噪声信号的光学信号。CMOS开关601n向之后的电容传送噪声信号。光学信号保持电容602s保持其上重叠有噪声信号的光学信号。噪声信号保持电容602n保持噪声信号。开关603s将其上重叠有噪声信号的光学信号输出到之后的第二共用输出线312和输出放大器313。开关603n将噪声信号输出到之后的第二共用输出线312和输出放大器313。接地布线604s向布置在电容602s的信号节点的向其供给信号的相对侧的电容602s的固定节点供给接地电势。接地布线604n向布置在其信号节点的供给信号的相对侧的电容602n的固定节点供给接地电势。接地布线604s和604n与第四DC电压供给布线311对应。
对于图6中的电路结构，当强光入射于成像面的一部分上时，具有过量的电平的信号被供给到电容602s的信号节点。因此，电容602s的固定节点的电势大大改变，并且大的瞬时电流在接地布线604s中流动。因此，由其它像素列的信号保持单元保持的信号受到影响，以导致信号的电平向更亮的水平偏移，从而导致混叠输出。得到的图像如图10C所示。
由于在接地布线604s中产生一定的电阻，所以出现该现象。因此，为了减小该电阻，通过在第一基板上设置第一导电图案，并然后将它们与设置在第二基板上的相应的第二导电图案电连接，形成接地布线604s。该电路结构可防止混叠的出现。
图7示意性地示出包含第一和第二基板之间的电连接单元的断面。图7示出用于向在图3中的框图中示意性地示出的并行处理电路或图4～6所示的并行处理电路中的任一个供给DC电力供应的DC电源电路图案的一部分。
像素区域703a被设置在第一基板701上。像素区域703b被设置在第二基板702上。第一周边区域704a被设置在第一基板701上。第二周边区域704b被设置在第二基板702上。第一周边区域704a被设置在像素区域703a以外的部分上，并且，第二周边区域704b被设置在像素区域703b以外的部分上。第二周边区域704b包含用于处理通过共用输出线从像素区域703b输出的信号或控制从像素区域703b输出的信号的电路。
光电转换单元705的电荷被传送到FD 706。光电转换单元705和FD 706形成传送晶体管。放大器晶体管707形成放大器。放大器晶体管707的栅极与FD 706电连接。MOS晶体管708形成设置在第二周边区域704b上的并行处理电路的一部分。MOS晶体管709形成设置在第二周边区域704b上的并行处理电路以外的电路。
第二导电图案710形成用于向形成并行处理电路的MOS晶体管709供给DC电压的DC电压供给布线。第二导电图案710沿纸的深度方向延伸，以共同地向各并行处理电路的MOS晶体管供给DC电压。第二导电图案710被设置在像素区域703b以外的部分上。
第一导电图案711被设置在第一基板701上。第一导电图案711被设置在像素区域703a以外的部分上。
第一电连接单元712电连接第二导电图案710与第一导电图案711。例如，可通过用第一基板701上的最上面的布线层和第二基板702上的最上面的布线层形成导电图案并然后电连接这些导电图案，形成第一电连接单元712。作为替代方案，也可通过用各最上面的布线层形成第一导电图案711和/或第二导电图案710并然后电连接这些导电图案，形成第一电连接单元712。
第一导电图案711被设置在第一基板701上的第一周边区域704a中。第一周边区域704a包含数量比第二基板702上的第二周边区域704b包含的电路元件少的电路元件。作为替代方案，第一周边区域704a不包含电路元件。因此，第一基板701具有相对较高的布线布局的自由度。因此，优选使得第一导电图案711的面积比第二导电图案710的面积大，以使得能够在保持第二基板702的布线布局的自由度的同时减小电阻。
第二电连接单元713电连接FD 706与放大器晶体管707的栅极。可通过用第一基板701上的最上面的布线层和第二基板702上的最上面的布线层形成导电图案并然后电连接这些导电图案，形成第二电连接单元713。参照形成第一电连接单元712的导电图案的面积与形成第二电连接单元713的导电图案的面积之间的关系，优选使得形成第二电连接单元713的导电图案的面积比形成第一电连接单元712的导电图案的面积小。由于导电图案的较大的面积在FD 706中产生较大的寄生电容，因此，第二电连接单元713连接FD 706与放大器晶体管707的栅极。
图8A和图8B是示意性地示出根据本发明的固态成像装置的顶视图。图8A示出第一基板701，图8B示出第二基板702。为了便于解释，图8A和图8B分别示出图7所示的第一和第二导电图案以及在第一和第二导电图案的同一布线层中形成的像素部分的连接单元上的导电图案。其它的导电图案被省略。
像素区域801a和801b分别被设置在第一和第二基板上。多个第一导电图案805a～809a被设置在第一基板701上。多个第二导电图案805b～809b被设置在第二基板702上。第二导电图案805b～809b被设置为向各并行处理电路供给DC电压。第一导电图案805a、806a、807a和808a分别通过电连接单元（后面描述）与第二导电图案805b、806b、807b和808b电连接。当比较相互电连接的第一和第二导电图案的面积时，使得第一导电图案的面积比第二导电图案的面积大。该电路结构大大减小DC电压供给线的电阻，从而使得能够提高设置在第二基板702上的电路元件的其它布线布局的自由度。
输入焊盘810被设置在第一基板701上。DC电压从基板701的外部被供给到输入焊盘810。DC电压被供给到设置在基板701的另一端上的类似的输入焊盘。并行处理电路811～813被设置在第二基板702上。例如，并行处理电路811～813分别与第一并行处理电路304、第二并行处理电路307和第三并行处理电路310对应。
设置在像素区域801a和801b上的导电图案814a和814b分别形成电连接单元。
图9A和图9B是示意性地示出根据本发明的固态成像装置的顶视图，这些顶视图与图8A和图8B中的顶视图不同。图9A示出第一基板701，图9B示出第二基板702。为了便于解释，图9A和图9B示出设置在比图7所示的第一和第二导电图案高的布线层中的导电图案。这些导电图案直接与各基板进行电连接。省略其它的导电图案。具有与图8A和图8B相同的功能的元件被赋予相同的附图标记，因此，省略重复的描述。
导电图案905a和905b电连接第一导电图案805a与第二导电图案805b。导电图案906a和906b电连接第一导电图案806a与第二导电图案806b。导电图案907a和907b电连接第一导电图案807a与第二导电图案807b。导电图案908a和908b电连接第一导电图案808a与第二导电图案808b。
参照图9B，形成电连接单元的导电图案的面积不同。具体而言，使得设置在第一基板701上的导电图案的面积比设置在第二基板702上的导电图案的面积大。该电路结构确保第一和第二导电图案之间的电连接。
虽然基于上述的示例性实施例具体描述了本发明，但是本发明不限于此，而可以在不背离其概念的情况下根据需要被修改和组合。
例如，在图7所示的断面结构中，第一基板701的一个主面（其上形成有器件）和第二基板702的一个主面（其上形成有器件）相互面对并然后贴合在一起。但是，第一基板701的一个主面（其上形成有器件）和第二基板702的后表面也可贴合在一起。
虽然具体描述了三个不同的示例性并行处理电路，但是并行处理电路不限于此。例如，本发明也可被应用于设置并行执行A/D转换的并行处理电路的情况。由于特别是当并行处理电路处理模拟信号时可能出现混叠，因此，通过将本发明应用于用于处理模拟信号的并行处理电路，可以获得较高的效果。
并且，虽然主要基于应用于接地布线的情况具体描述了本发明，但是，很显然，本发明可被应用于用于供给DC电源电压或接地电势和电源电压之间的中间电压的布线。
虽然已参照示例性实施例说明了本发明，但应理解，本发明不限于公开的示例性实施例。以下的权利要求的范围应被赋予最宽的解释以包含所有的变更方式、等同的结构和功能。
本申请要求在2010年6月30日提交的日本专利申请No.2010-149477作为优先权，在此加入其全部内容作为参考。
Claims (8)
1.一种固态成像装置，包括：
多个像素，分别具有光电转换单元和被配置为处理或读取由光电转换单元产生的信号的读取电路；和
多个并行处理电路，被配置为并行处理来自多个像素中的预定数量的像素的信号，
其中，多个光电转换单元被设置在第一基板上，读取电路和并行处理电路被设置在第二基板上，并且，光电转换单元和读取电路相互电连接，使得读取电路接收与光电转换单元对应的信号，
其中，固态成像装置还包括被配置为向多个并行处理电路供给DC电压的DC电压供给布线，并且，
其中，DC电压供给布线是通过电连接设置在第一基板上的第一导电图案与设置在第二基板上的第二导电图案形成的。
2.根据权利要求1的固态成像装置，其中，第一导电图案被设置在除其中设置有多个像素的像素区域以外的部分上。
3.根据权利要求1或2的固态成像装置，其中，像素包括：
浮置扩散区；
传送单元，被配置为向浮置扩散区传送来自光电转换单元中的每一个的信号；和
像素放大器，其中浮置扩散区和栅极相互电连接；和
像素复位单元，被配置为将像素放大器的输入节点的电势复位，
其中，浮置扩散区和传送单元被设置在第一基板上，并且，像素放大器和像素复位单元被设置在第二基板上。
4.根据权利要求3的固态成像装置，其中，并行处理电路是被配置为向像素放大器供给偏置电流的电流源电路。
5.根据权利要求1～4中的任一项的固态成像装置，其中，并行处理电路是被配置为进一步放大从像素放大器输出的信号的列放大器。
6.根据权利要求1～5中的任一项的固态成像装置，其中，并行处理电路是被配置为保持从多个像素并行输出的信号的信号保持单元。
7.根据权利要求1～6中的任一项的固态成像装置，其中，第一导电图案的面积比第二导电图案的面积大。
8.根据权利要求1～7中的任一项的固态成像装置，其中，第一导电图案和第二导电图案通过包含于与第一和第二导电图案不同的布线层中的导电图案相互电连接。
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