CN102915987B - 半导体装置 - Google Patents

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Abstract

一种半导体装置，包括第一和第二可控垂直n沟道半导体芯片。每个可控垂直n沟道半导体芯片具有前侧、与前侧相对的后侧、布置在前侧上的前侧主接触、布置在后侧上的后侧主接触、以及布置在前侧上的用于控制前侧主接触与后侧主接触之间的电流的栅接触。第一和第二半导体芯片的后侧接触彼此电连接。

Description

半导体装置
技术领域
本发明申请涉及半导体装置。
背景技术
在许多半导体装置中，两个半导体开关被连接以形成半桥。这种半桥可用于发动机的电源、整流器、电源转换器中等。但是，制造这种半桥装置的电连接复杂且昂贵，并且半导体开关之间所需的电连接的感应率（inductivity）会造成不期望的电磁杂散辐射（strayradiation）。
因此需要一种改进的半导体装置。
发明内容
根据一个实施方式，半导体装置包括第一和第二可控垂直n沟道半导体芯片。每个可控垂直n沟道半导体芯片具有前侧、与前侧相对的后侧、布置在前侧上的前侧主接触、布置在后侧上的后侧主接触、以及布置在前侧上的用于控制前侧主接触与后侧主接触之间的电流的栅接触。第一和第二半导体芯片的后侧主接触彼此电连接。
根据另一实施方式，半导体装置包括多个N子装置（sub-arrangement）。每个N子装置具有第一和第二可控垂直n沟道半导体芯片。每个半导体芯片具有前侧、与前侧相对的后侧、布置在前侧上的前侧主接触、布置在后侧上的后侧主接触、以及布置在前侧上的用于控制前侧主接触与后侧主接触之间的电流的栅接触。对于每个N子装置而言，相应子装置的第一和第二半导体芯片的后侧接触彼此电连接。
通过阅读以下详细说明并参考附图，本领域技术人员会发现另外的特征和优点。
附图说明
参考以下附图和说明可更好地理解本发明。附图中的部件不一定是按比例绘制的，重点在于阐明本发明的原理。此外，在附图中，同样的参考标号指代相同部分。附图中：
图1A是第一半导体芯片的透视斜视图，示出了第一半导体芯片的前侧。
图1B是示出图1A中的第一半导体芯片的后侧的透视斜视图。
图2A是第二半导体芯片的透视斜视图，示出了第二半导体芯片的前侧。
图2B是示出图2A中的第二半导体芯片的后侧的透视斜视图。
图3是包括半桥的半导体装置的顶视图，该半桥由图1A和图1B中示出的第一半导体芯片与图2A和图2B中示出的第二半导体芯片串联连接而形成。
图4是图3中的半导体装置沿横截面A-A的截面图。
图5A是由图1A和图1B中示出的第一半导体芯片与图2A和图2B中示出的第二半导体芯片串联连接而形成的半桥的电路图，其中，第一和第二半导体芯片为MOSFET。
图5B是由图1A和图1B中示出的第一半导体芯片与图2A和图2B中示出的第二半导体芯片串联连接而形成的半桥的电路图，其中，第一和第二半导体芯片为IGBT。
图6是由两个图5A中所示的半桥形成的两相桥的电路图。
图7是由三个图5A中所示的半桥形成的三相桥的电路图。
图8是包括根据图6电路图的两相桥的半导体装置的顶视图。
图9是包括根据图7电路图的三相桥的半导体装置的顶视图。
图10是包括半桥的半导体装置的顶视图，其中，该半桥的第一和第二半导体芯片布置在引线框的相对侧上。
图11是包括半桥的半导体装置的顶视图，其中，控制芯片布置在第一半导体芯片的顶侧。
图12是包括半桥的半导体装置的顶视图，其中，控制芯片布置在第二半导体芯片的顶侧。
图13A示出了通过根据图2A和图2B的第二半导体芯片的垂直截面。
图13B示出了通过图13A中的晶体管部件的水平截面。
具体实施方式
在下文的详细说明中，参考了作为本发明一部分的附图，附图中示出了可以实践本发明的具体实施方式。就此而言，参照所描述附图的方位来使用方向术语，诸如“顶部”、“底部”、“前”、“后”、“前端”、“后端”等。鉴于实施方式的各部件可设置于多个不同的方位，因此这些方向术语仅用于说明目的，而绝非限制。应理解，在不背离本发明范围的前提下，本发明可实现为其他实施方式，并且可进行结构或逻辑变更。因此，以下详细说明并非限制之用，本发明的范围由所附权利要求限定。应理解，在此说明的各个示例性实施方式的特征可相互结合，除非另有说明。
现在参考图1A，以透视斜视顶视图示出了第一半导体芯片1，该第一半导体芯片例如可以为MOSFET（金属氧化物半导体场效应晶体管）或IGBT（绝缘栅双极晶体管）。第一半导体芯片1是一种垂直n沟道装置，具有前侧1f以及与前侧1f相对的后侧1r。前侧主接触11与栅接触13都布置于前侧1f上。如从图1B中第一半导体芯片1的相应透视斜视底视图进一步可见，后侧主接触12布置于后侧1r上。前侧主接触11可以是源极接触或发射极接触，而后侧接触12可以是漏极接触或集电极接触。在附图中，源极、漏极、集电极和发射极分别用“S”、“D”、“C”和“E”表示。
第一半导体芯片1的栅接触13用来控制前侧主接触11与后侧主接触12之间的电流。栅接触13可仅用于切换前侧主接触11与后侧主接触12之间的电流为ON（通）或OFF（断）。但是，栅接触13还可用于将前侧主接触11与后侧主接触12之间的电流调整为大约0A（安培）（如果第一半导体芯片1变为OFF）与设定的最大电流（如果第一半导体芯片1变为ON）之间的任意值。短语“大约0A”是指“除无法避免的剩余电流外的0A”。
相应地，在图2A中，以透视斜视顶视图示出了第二半导体芯片2，该第二半导体芯片例如也可以为MOSFET或IGBT。第二半导体芯片2也是一种垂直n沟道装置，具有前侧2f以及与前侧2f相对的后侧2r。前侧主接触21与栅接触23都布置于前侧2f上。如从图2B中第二半导体芯片2的相应透视斜视底视图进一步可见，后侧主接触22布置于后侧2r上。栅接触23用来控制前侧主接触21与后侧主接触22之间的电流。
栅接触23可仅用于切换前侧主接触21与后侧主接触22之间的电流为ON或OFF。但是，栅接触23还可用于将前侧主接触21与后侧主接触22之间的电流调整为大约0A（如果第二半导体芯片2变为OFF）与设定的最大电流（如果第二半导体芯片2变为ON）之间的任意值。
第二半导体芯片2的前侧主接触21为漏极接触或集电极接触，而第二半导体芯片2的后侧主接触22为源极接触或发射极接触。与传统的可控垂直n沟道半导体芯片（其中，栅接触位于与源极接触或发射极接触相同的侧上）相对照，第二半导体芯片2的栅接触23位于与漏极接触或集电极接触相同的（前）侧上。
利用参考图1A和图1B说明的第一半导体芯片1与参考图2A和图2B说明的第二半导体芯片2的串联连接，通过相互导电性连接第一半导体芯片1的后侧接触12与第二半导体芯片2的后侧接触22可形成半桥。
图3中示出了这种半桥装置的一个实施方式，其示出了塑料模制（plasticmolded）半导体部件的顶视图。为了展示内部构造，除去了由模制化合物（moldcompound）制成的外壳5。但仍以虚线示出了外壳5的边界。图4中示出了装置在截面A-A中的截面图。图5A是如果第一和第二半导体芯片1、2均为n沟道MOSFET时的半桥装置的电路图，而图5B是如果第一和第二半导体芯片1、2均为n沟道IGBT时的半桥装置的电路图。第一半导体芯片1又被称为“低侧芯片”，而第二半导体芯片2又被称为“高侧芯片”。
该装置包括金属的导电引线框3，该引线框具有多个彼此隔开的区段30、31、32、33和34。第一和第二半导体芯片1、2通常都布置于区段30的同一侧，该区段为连续区段且电连接第一和第二半导体芯片1、2的后侧接触12、22。连续区段30以及其他区段31、32、33和34突出于外壳5，以便允许部件的外部电连接。第一和第二半导体芯片1、2的后侧1r和2r以及相应地后侧接触12和22面向共用区段30以及引线框3。
后侧接触12和22与连续区段30之间所需的电连接分别由第一和第二连接层41和42实现。第一连接层41布置于共用区段30与第一半导体芯片1的后侧主接触12之间并电连接二者。相应地，第二连接层42布置于共用区段30与第二半导体芯片2的后侧主接触22之间并电连接二者。第一连接层41可直接邻接共用区段3和第一半导体芯片1的后侧主接触12，并且第二连接层42可直接邻接共用区段3和第二半导体芯片2的后侧主接触22。例如，第一和第二连接层41、42可以是焊接层、含有银的烧结层、或者导电胶粘剂层。
为了将第一半导体芯片1的前侧主接触11和栅接触13以及第二半导体芯片2的前侧主接触21和栅接触23分别电连接至相应的区段31、33、32和34，分别使用导电连接元件61、63、62和64。接合线，接合、焊接或烧结条带，或者金属板均可用作导电连接元件61、62、63和64。因此，可运用相同或任意混合的连接技术。
在许多应用中，半桥经由区段31（正电源电压）和32（负电源电压）被供以电力，并且第一和第二半导体芯片1、2交替地切换为ON（接通）和OFF（断开）。即，在第一开关状态中，如果第一半导体芯片1处于ON状态，则第二半导体芯片2处于OFF状态，而在第二开关状态中，如果第二半导体芯片2处于ON状态，则第一半导体芯片1处于OFF状态。当从第一开关状态切换为第二开关状态或反之从第二开关状态切换为第一开关状态时，在第一和第二开关状态之间存在一种中间状态，其中，第一和第二半导体芯片1、2均为OFF。
因此，在半桥部件的正常开关操作中，共用区段30交替地连接至正或负电源电压。因而，为了减小电磁杂散辐射，有利的是确保共用区段30具有低感应率。例如，如果共用区段30具有位于第一和第二半导体芯片1、2之下和之间的平坦或大致平坦金属板的子区段，则可实现这种低感应率。
图6是由两个图5A中所示的半桥形成的两相桥的电路图，而图7是由三个图5A中所示的半桥形成的三相桥的电路图。替换地，两相桥或三相桥可利用两个或三个根据图5B的半桥而不是根据图5A的半桥而形成。
而且，在任何两相桥或三相桥中，第一半导体芯片1体现为参考图1A和图1B示出和说明的实施方式。相应地，第二半导体芯片2体现为参考图2A和图2B示出和说明的实施方式。
图8和图9分别为两相桥部件和三相桥部件的顶视图，其中，相应桥的所有半桥均布置于共用的模制外壳5内，图8和图9中除去了该外壳。但与图3和图4的方式相同，仍以虚线示出了外壳5的边界。图8中的两相桥部件包括根据图6的电子电路或者包括MOSFET1和2均被垂直n沟道IGBT替代的图6的电子电路。相应地，图9中的三相桥部件包括根据图7的电子电路或者包括MOSFET1和2均被垂直n沟道IGBT替代的图7的电子电路。
在图8的两相桥和图9的三相桥中，分别组成两相桥和三相桥的半桥具有共用输入端31和32，用于接收负和正电源电压。但是，不同半桥的相输出端30彼此不连接，而是彼此独立地从外壳5中引出。分别电连接至栅接触13和23的所有输入端33和34也独立地从外壳5中引出。在图8和图9的两种装置中，所有第一半导体芯片1的前侧主接触11可在外壳5内部彼此电连接。相应地，所有第二半导体芯片2的前侧主接触21可在外壳5内部彼此电连接。
通常，N相桥包括参考图5A和图5B阐述的N个半桥，而N个半桥中的每一个形成一种子装置。两个或更多个这样的子装置可连接至共用电源，以便形成N相桥。例如，N可以≥1，或≥2，或者N≥3。
图10是一种半导体部件的顶视图，该半导体部件包括根据图5A或图5B的半桥，该半桥由与图3和图4中的部件相同类型的第一和第二半导体芯片1、2组成。但是，图10中的半桥部件与图3和图4中的半桥部件的不同之处在于，第一和第二半导体芯片1、2布置于连续区段30的相对侧上。但是，如图4中，两个半导体芯片1、2的后侧1r和2r面向连续区段30，并且栅接触13和23布置于相应的半导体芯片1和2的前侧1f和2f上。以同样的方式，两相或三相桥部件可包括两个或三个半桥，其中，每个半桥的第一和第二半导体芯片1、2按如图10所示相同的方式布置。如图8和图9中所示的两相或三相桥部件，所有第一半导体芯片1的前侧主接触11可在外壳5内部彼此电连接。相应地，所有第二半导体芯片2的前侧主接触21可在外壳5内部彼此电连接。
图11和图12示出了半桥部件的其他实施方式，其中，用于控制半桥的第一和第二半导体芯片1、2两者的共用控制电路7布置于第一半导体芯片1的前侧主接触11上（图11），或者布置于第二半导体芯片2的前侧主接触21上（图12）。控制电路7从第一半导体芯片1的前侧主接触11与第二半导体芯片2的前侧主接触21之间的电压接收其电源电压。
为此，在图11中，控制电路7直接焊接、烧结或导电性粘接至第一半导体芯片1的相应的前侧主接触11，然而控制电路7通过接合线、条带、金属板等电连接至第二半导体芯片2的前侧主接触21。
在图12中，控制电路7直接焊接、烧结或导电性粘接至各个第二半导体芯片2的相应的前侧主接触21，然而控制电路7通过接合线、条带、金属板等电连接至第一半导体芯片1的前侧主接触11。
以同样的方式，在参考图8阐述的两相桥或参考图9阐述的三相桥中，每个半桥可设置有参考图11或图12所述的控制电路7。替换地，通过相应的栅接触13和23控制两相或三相桥的所有可控半导体芯片1、2的共用控制电路7可按所述方式布置于第一和第二半导体芯片1、2中的仅一个的前侧主接触11、12上。
在这种半导体部件的其他实施方式中，共用控制电路7也可根据图11布置于第一半导体芯片1的前侧主接触11上或者根据图12布置于第二半导体芯片2的前侧主接触21上，区别在于，控制电路7并非直接焊接、烧结或导电性粘接至第一半导体芯片1的前侧主接触11（图11）或第二半导体芯片2的前侧主接触21（图12）。在这样的装置中，共用控制电路7的主体以电绝缘方式安装在第一半导体芯片1的前侧主接触11上（图11）或第二半导体芯片2的前侧主接触21上（图12）。在这些情况中，共用控制电路7利用单独的导电连接元件（比如接合线、条带、金属板等）电连接至第一半导体芯片1的前侧主接触11（负电源电压）和第二半导体芯片2的前侧主接触21（正电源电压）两者。
正如具有参考图2A和图2B所述结构的第二半导体芯片2的实例，图13A和图13B示意性地示出了通过第二半导体芯片2的垂直截面，第二半导体芯片为垂直n沟道晶体管部件。该晶体管部件可实现为MOSFET或IGBT。在下文的实例中，晶体管部件为MOSFET。IGBT具有几乎相同的结构。唯一的结构差异在于，在n沟道MOSFET中，区域214为n传导型的（n-conductive），而在n沟道IGBT中，区域214为p传导型的。所有其他差异涉及将在下文阐述的不同术语。
第二半导体芯片2包括半导体基体200，具有后侧2r和与后侧2r相对的前侧2f。半导体基体200可包含任何适当并熟知的半导体材料，诸如硅（Si）、碳化硅（SiC）、砷化镓（GaAs）或氮化镓（GaN）。半导体基体200包括n传导型漂移区213、n传导型源极区211以及位于漂移区213与后侧2r之间且还位于源极区211与漂移区213之间的p传导型基体区212。比漂移区213更髙掺杂的n传导型漏极区214位于漂移区213与前侧2f之间。
源极区211和漏极区214比漂移区213更髙掺杂，而漏极区214比漂移区213更髙掺杂。漂移区213的掺杂浓度例如在1015（E15）cm-3至1017（E17）cm-3之间，基体区212的掺杂浓度例如在1016（E16）cm-3至1018（E18）cm-3之间，源极区211的掺杂浓度例如在1019（E19）cm-3至1021（E21）cm-3之间，而漏极区214的掺杂浓度例如在1019（E19）cm-3至1021（E21）cm-3之间。
可选地，比漂移区213更髙掺杂的场阻挡区（未示出）可位于漂移区213内，比之于基体区212更邻近漏极区214，或者位于漂移区213与漏极区214之间。
参考图13A，晶体管部件还包括至少一个栅电极215。栅电极215实现为沟槽式电极，位于从后侧2r延伸至半导体基体200的沟槽内。栅电极215布置成邻近基体区212，并且在半导体基体200的垂直方向v上，从源极区211经过基体区212一直延伸至漂移区213。栅电极215通过栅电介质216与基体区212、源极区211和漂移区213介电地（dielectrically）绝缘。栅电极215可包含任何适当的栅电极材料，比如掺杂的多晶半导体材料（诸如多晶硅）或金属。栅电介质216可包含任何适当的栅电介质材料，比如氧化物（诸如二氧化硅（SiO2））、氮化物或高k电介质。
源电极22构成后侧主接触22，该后侧主接触为晶体管部件2的源极端子S。后侧主接触22电接触源极区211。后侧主接触22位于后侧2r之上且通过栅绝缘层231与栅电极215电绝缘。可选地，源电极22还接触基体区212。为了接触基体区212，后侧主接触22可包括穿过源极区211延伸至基体区212的接触插头。替换地，基体区212的区段可延伸至后侧2r。
与栅电极215电连接的栅连接电极221穿过漂移区213和漏极区214延伸至前侧2f，并通过电介质层222与这些半导体区213、214介电地绝缘。例如，栅连接电极221可由掺杂的多晶半导体材料（诸如多晶硅）或金属制成。电介质层222可由与栅电介质216相同的材料制成，但也可由不同的电介质材料制成。根据一个实施方式，栅连接电极221的电介质层222比栅电介质216更厚，即，栅连接电极221与其周围的半导体区之间的距离大于栅电极215与基体区212之间的距离。
漏电极21构成前侧主接触21，该前侧主接触电接触漏极区214并形成部件的漏极端子D。栅接触电极23构成栅接触23，该栅接触与栅电极215电连接并形成晶体管部件的栅极端子G。前侧主接触21与栅接触23两者均位于晶体管部件的前侧2f上。栅电极215通过栅连接电极221电连接至栅接触电极23。栅连接电极221位于栅电极215之下，并从栅电极215延伸至半导体基体200的前侧2f。漏电极21和栅接触电极23彼此隔开距离并电绝缘地位于前侧2f上。
晶体管部件可具有蜂窝状结构。在这种情况下，具有多个相同的晶体管单元，每个晶体管单元包括基体区212、源极区213和栅电极215的邻近基体区212的区段。鉴于源极区211（以及可选地基体区212）共同连接至共用的源电极22的事实，各个晶体管单元并联连接。
在示出的实施方式中，栅连接电极221与其绝缘层222将漂移区213和漏极区214分为多个区段，其中，这些区段中的每一个属于其中一个晶体管单元。这些漂移区213和漏极区214区段共同连接至共用的漏电极21。
因此，栅电极215与位于栅电极215之下的栅连接电极221可具有条形几何结构。在这种情况下，栅电极215包括彼此并联布置的多个条形栅电极区段。基体区212和源极区211布置于这些栅电极区段中的两个之间。栅电极215还可具有任何其他已知的栅电极几何结构，比如栅格式几何结构。在这种情况下，栅电极215在水平面中具有栅格式几何结构，比如矩形、正方形或六边形栅格。
通过向栅电极215施加适当的驱动电位，所示出的垂直晶体管部件可像通常所知的垂直晶体管那样被控制，其中，驱动电位通过栅接触电极23和栅连接电极21施加至栅电极215。当该驱动电位使得在源极区211与漂移区213之间的基体区212内生成传导沟道时，部件被切换为ON；而当这样的传导沟道中断时，部件被切换为OFF。部件可安装于具有源电极22的载体上，即，使得后侧2r面向载体。该载体可用作部件的源极端子，并且可进一步用作从半导体部件2散发热量的散热器。例如，以上参考图3、图4、图8、图9、图10、图11和图12描述的连续区段30可用作这样的载体。
当晶体管部件作为开关操作时，热量主要产生于源极区211与基体区212之间的pn结区域中。由于该pn结布置得比之于前侧2f更靠近后侧2r，将散热器安装在后侧2r对于待散发的热量造成更低的热阻。
为了减小部件2的栅极-漏极电容，栅连接电极221并非布置于栅电极215之下的任何位置，而是仅布置于栅电极215的区段之下。在这种部件中，具有两种不同类型的沟槽：栅沟槽和栅连接沟槽。
栅沟槽是这样的沟槽：其中仅布置有栅电极215或栅电极215的区段，并且其中可选地布置有第一场电极（未示出）。这种第一场电极可与栅电极215一体形成并通过场电极电介质（未示出）与漂移区213介电地绝缘。根据另一实施方式（未示出），场电极可与栅电极215电绝缘并电连接至源电极41。
栅连接沟槽是这样的沟槽：其包括栅电极215或栅电极215的区段以及栅连接电极221或栅连接电极221的区段，其中栅连接电极221布置于栅电极215之下且位于栅电极215与前侧2f之间。
在图13A中，示出了一个栅连接沟槽和两个栅沟槽。布置于栅沟槽中的栅电极区段215与栅连接沟槽中的栅极区段215电连接，使得每个沟槽中的栅电极215区段通过栅连接电极221连接至栅接触电极23。
图13B示出了在通过图13A中的晶体管部件的截面B-B中的水平截面，以便说明各个沟槽中的栅电极215区段彼此电连接的一个实施方式。在此实施方式中，沟槽（即，栅沟槽和栅连接沟槽）具有条形几何结构。在图13B中，栅连接电极221在栅连接沟槽中以虚线方式示出。
另一连接沟槽垂直延伸至上述沟槽并具有另一连接电极215'，该另一连接电极电连接至每个沟槽中的栅电极区段215。因此，该另一连接电极215'将各个沟槽的栅电极区段215彼此电连接。该另一连接电极通过另一电介质层216'与半导体基体212介电地绝缘。
取代连接沟槽设置有另一连接电极215'，栅电极215还可实现为具有栅格式几何结构，其具有彼此电连接的栅电极区段。在这种情况下，无需额外的连接电极215'。
在图13A和图13B中，晶体管部件2作为实例描述为垂直n沟道MOSFET。但是，通过将漏极区214的传导类型从“n”变为“p”，晶体管部件2将成为垂直n沟道IGBT。这是MOSFET与相应的IGBT之间的唯一结构差异。所有其他差异涉及本领域中众所周知的不同术语：取代关于MOSFET所使用的术语“漏极”和“源极”，关于IGBT所使用的术语分别为“集电极”和“发射极”。即，关于MOSFET所使用的术语“漏极区214”、“漏电极21”和“漏极端子D”分别对应于关于IGBT所使用的术语“集电极区214”、“集电极电极21”和“集电极端子C”。此外，关于MOSFET所使用的术语“源极区211”、“源电极22”和“源极端子S”分别对应于关于IGBT所使用的术语“发射极区211”、“发射极电极22”和“发射极端子E”。
诸如“在…下面”、“在…之下”、“下部”、“在…上方”、“上部”等的空间关系术语是为了方便描述而使用的，用来说明一个元件相对于第二元件的位置。除了附图中的不同方位外，这些术语还意在包括装置的不同方位。此外，诸如“第一”、“第二”等的术语同样用来描述不同的元件、区域、区段等，而非限制之用。在整个描述中，相同的术语指代相同的元件。
如此处所使用的，术语“具有”、“含有”、“包括”、“包含”等是开放式术语，表明存在所述的元件或特征，但不排除其他的元件或特征。除非文中清楚地表明，否则冠词“一个”、“一”以及“该”旨在包括复数以及单数形式。
考虑到以上的变型和应用范围，应该理解的是，本发明不受以上描述的限制，也不受附图限制。相反地，本发明仅由所附权利要求及其合法的等同物限制。

Claims (21)

1.一种半导体装置，包括第一和第二可控垂直n沟道半导体芯片，每个半导体芯片包括：
前侧；
后侧，与所述前侧相对；
前侧主接触，布置在所述前侧上；
后侧主接触，布置在所述后侧上；
半导体基体，位于所述前侧主接触与所述后侧主接触之间；以及
栅接触，布置在所述前侧上，用于控制所述前侧主接触与所述后侧主接触之间的电流，
其中，所述第一和第二可控垂直n沟道半导体芯片的所述后侧主接触彼此电连接，并且
每个所述半导体芯片进一步包括与所述栅接触连接的栅电极，所述栅电极为沟槽式电极，位于从所述后侧延伸至所述半导体基体的沟槽内。
2.根据权利要求1所述的半导体装置，进一步包括金属引线框，其中，所述第一和第二可控垂直n沟道半导体芯片的所述后侧主接触面向所述引线框并通过所述引线框彼此电连接。
3.根据权利要求2所述的半导体装置，其中，所述金属引线框包括电连接所述第一和第二可控垂直n沟道半导体芯片的所述后侧主接触的连续区段。
4.根据权利要求3所述的半导体装置，其中，所述连续区段包括布置在所述第一和第二可控垂直n沟道半导体芯片之下和之间的子区段，所述子区段是平坦或大致平坦的金属板。
5.根据权利要求2所述的半导体装置，进一步包括：
第一连接层，布置在所述引线框与所述第一可控垂直n沟道半导体芯片的后侧主接触之间；以及
第二连接层，布置在所述引线框与所述第二可控垂直n沟道半导体芯片的后侧主接触之间。
6.根据权利要求5所述的半导体装置，其中，所述第一连接层直接邻接所述引线框和所述第一可控垂直n沟道半导体芯片的后侧主接触，并且所述第二连接层直接邻接所述引线框和所述第二可控垂直n沟道半导体芯片的后侧主接触。
7.根据权利要求2所述的半导体装置，其中，所述第一可控垂直n沟道半导体芯片和所述第二可控垂直n沟道半导体芯片布置在所述引线框的同一侧上。
8.根据权利要求2所述的半导体装置，其中，所述第一可控垂直n沟道半导体芯片和所述第二可控垂直n沟道半导体芯片布置在所述引线框的相对侧上。
9.根据权利要求1所述的半导体装置，进一步包括：
模制外壳；
第一接触引脚，突出于所述模制外壳，并为所述第一可控垂直n沟道半导体芯片的前侧主接触提供负电源电压；以及
第二接触引脚，突出于所述模制外壳，并为所述第二可控垂直n沟道半导体芯片的前侧主接触提供正电源电压。
10.根据权利要求1所述的半导体装置，进一步包括布置在所述第一可控垂直n沟道半导体芯片的前侧主接触上的控制芯片，其中，所述控制芯片电连接至所述第二可控垂直n沟道半导体芯片的前侧主接触并电连接至所述第一和第二可控垂直n沟道半导体芯片的栅接触。
11.根据权利要求1所述的半导体装置，进一步包括布置在所述第二可控垂直n沟道半导体芯片的前侧主接触上的控制芯片，其中，所述控制芯片电连接至所述第一可控垂直n沟道半导体芯片的前侧主接触并电连接至所述第一和第二可控垂直n沟道半导体芯片的栅接触。
12.根据权利要求1所述的半导体装置，其中，所述第一和第二可控垂直n沟道半导体芯片为MOSFET或IGBT。
13.根据权利要求1所述的半导体装置，其中，所述第一可控垂直n沟道半导体芯片的前侧主接触和所述第二可控垂直n沟道半导体芯片的后侧主接触为源极接触或发射极接触，并且所述第二可控垂直n沟道半导体芯片的前侧主接触和所述第一可控垂直n沟道半导体芯片的后侧主接触为漏极接触或集电极接触。
14.一种半导体装置，包括多个N子装置，每个子装置包括第一和第二可控垂直n沟道半导体芯片，每个半导体芯片包括：
前侧；
后侧，与所述前侧相对；
前侧主接触，布置在所述前侧上；
后侧主接触，布置在所述后侧上；
半导体基体，位于所述前侧主接触与所述后侧主接触之间；
栅接触，布置在所述前侧上，用于控制所述前侧主接触与所述后侧主接触之间的电流；以及
与所述栅接触连接的栅电极，所述栅电极为沟槽式电极，位于从所述后侧延伸至所述半导体基体的沟槽内，
其中，对于每个N子装置，相应子装置的所述第一和第二可控垂直n沟道半导体芯片的所述后侧主接触彼此电连接。
15.根据权利要14所述的半导体装置，进一步包括金属引线框，所述金属引线框包括彼此隔开的多个N连续区段，其中，对于每个N子装置，所述第一和第二可控垂直n沟道半导体芯片的所述后侧主接触面向所述连续区段中的一个并通过该连续区段彼此电连接。
16.根据权利要求14所述的半导体装置，进一步包括：
模制塑料外壳；
第一接触引脚，突出于所述模制塑料外壳，并为每一个所述N子装置的所述第一可控垂直n沟道半导体芯片的前侧主接触提供负电源电压；以及
第二接触引脚，突出于所述模制塑料外壳，并为每一个所述N子装置的所述第二可控垂直n沟道半导体芯片的前侧主接触提供正电源电压。
17.根据权利要求14所述的半导体装置，其中，N≥1。
18.根据权利要求14所述的半导体装置，其中，每一个所述N子装置的所述第一和第二可控垂直n沟道半导体芯片为MOSFET或IGBT。
19.根据权利要求14所述的半导体装置，其中，对于每一个所述N子装置，相应的子装置的所述第一可控垂直n沟道半导体芯片的前侧主接触和所述第二可控垂直n沟道半导体芯片的后侧主接触为源极接触或发射极接触，并且相应的子装置的所述第二可控垂直n沟道半导体芯片的前侧主接触和所述第一可控垂直n沟道半导体芯片的后侧主接触为漏极接触或集电极接触。
20.根据权利要求14所述的半导体装置，其中，N≥2。
21.根据权利要求14所述的半导体装置，其中，N≥3。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9806029B2 (en) 2013-10-02 2017-10-31 Infineon Technologies Austria Ag Transistor arrangement with semiconductor chips between two substrates
DE102014203899B4 (de) * 2014-03-04 2024-03-14 Volkswagen Aktiengesellschaft Vorrichtung und elektrische Baugruppe zum Wandeln einer Gleichspannung in eine Wechselspannung
US9640419B2 (en) 2014-08-04 2017-05-02 Infineon Technologies Ag Carrier system for processing semiconductor substrates, and methods thereof
US9368436B2 (en) * 2014-08-04 2016-06-14 Infineon Technologies Ag Source down semiconductor devices and methods of formation thereof
WO2016104088A1 (ja) * 2014-12-24 2016-06-30 日本精工株式会社 パワー半導体モジュール及びこれを用いた電動パワーステアリング装置
KR101745776B1 (ko) * 2015-05-12 2017-06-28 매그나칩 반도체 유한회사 전력용 반도체 소자
DE102016101676B3 (de) 2016-01-29 2017-07-13 Infineon Technologies Ag Elektrische schaltung, die eine halbleitervorrichtung mit einem ersten transistor und einem zweiten transistor und eine steuerschaltung enthält
CN107408553B (zh) * 2016-03-11 2019-07-26 新电元工业株式会社 半导体装置
DE102016208380A1 (de) * 2016-05-17 2017-05-11 Conti Temic Microelectronic Gmbh Gehäuselose Leistungselektronikanordnung, insbesondere gehäuseloser Wechselrichter
US10802053B2 (en) 2016-09-22 2020-10-13 Infineon Technologies Ag Configuration of integrated current flow sensor
US10204847B2 (en) 2016-10-06 2019-02-12 Infineon Technologies Americas Corp. Multi-phase common contact package
US10056362B2 (en) 2016-10-06 2018-08-21 Infineon Technologies Americas Corp. Multi-phase power converter with common connections
US10128173B2 (en) 2016-10-06 2018-11-13 Infineon Technologies Americas Corp. Common contact leadframe for multiphase applications
US10147703B2 (en) 2017-03-24 2018-12-04 Infineon Technologies Ag Semiconductor package for multiphase circuitry device
JP6991316B2 (ja) * 2018-04-25 2022-01-12 三菱電機株式会社 共用ベースプレート及びこれを備えた半導体モジュール
CN112885802A (zh) 2019-11-29 2021-06-01 长鑫存储技术有限公司 半导体结构及其制造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5043859A (en) 1989-12-21 1991-08-27 General Electric Company Half bridge device package, packaged devices and circuits
US5544038A (en) 1992-09-21 1996-08-06 General Electric Company Synchronous rectifier package for high-efficiency operation
DE19543920C2 (de) 1995-11-24 2000-11-16 Eupec Gmbh & Co Kg Leistungshalbleiter-Modul
DE19935100B4 (de) 1999-07-27 2004-10-28 Infineon Technologies Ag Halbbrückenkonfiguration
JP2002217416A (ja) 2001-01-16 2002-08-02 Hitachi Ltd 半導体装置
US6455905B1 (en) 2001-04-05 2002-09-24 Ericsson Inc. Single chip push-pull power transistor device
DE102005013533B4 (de) 2005-03-23 2010-04-29 Infineon Technologies Austria Ag Halbbrücken-/Vollbrücken-Schaltungsanordnung sowie dafür geeigneter p-Kanal-MOS-Feldeffekttransistor
US7443014B2 (en) 2005-10-25 2008-10-28 Infineon Technologies Ag Electronic module and method of assembling the same
US7291869B2 (en) 2006-02-06 2007-11-06 Infieon Technologies A.G. Electronic module with stacked semiconductors
DE102006021959B4 (de) 2006-05-10 2011-12-29 Infineon Technologies Ag Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung
DE102006038479B4 (de) 2006-08-17 2011-01-27 Infineon Technologies Ag Leistungshalbleitermodul mit zwei Mehrfach-Leistungshalbleiterbauelementen
US7485954B2 (en) 2006-09-07 2009-02-03 Alpha And Omega Semiconductor Limited Stacked dual MOSFET package
US9147649B2 (en) 2008-01-24 2015-09-29 Infineon Technologies Ag Multi-chip module
US8138585B2 (en) * 2008-05-28 2012-03-20 Fairchild Semiconductor Corporation Four mosfet full bridge module
US7955954B2 (en) 2008-04-14 2011-06-07 Infineon Technologies Ag Method of making semiconductor devices employing first and second carriers
US7943955B2 (en) 2009-01-27 2011-05-17 Infineon Technologies Austria Ag Monolithic semiconductor switches and method for manufacturing
DE102009002992B4 (de) 2009-05-11 2014-10-30 Infineon Technologies Ag Leistungshalbleitermodulanordnung mit eindeutig und verdrehsicher auf einem Kühlkörper montierbarem Leistungshalbleitermodul und Montageverfahren
US8178954B2 (en) 2009-07-31 2012-05-15 Alpha & Omega Semiconductor, Inc. Structure of mixed semiconductor encapsulation structure with multiple chips and capacitors

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