CN102904571A - 一种余量增益电路 - Google Patents

Abstract

一种余量增益电路，该电路由两相互不交叠的时钟控制，包括：第一差分开关电容单元、第二差分开关电容单元、运放单元和开关电容共模反馈单元；其中运放单元包括第一运算放大器和第二运算放大器，所述第一运算放大器和第一差分开关电容单元构成第i级余量增益电路，第二运算放大器和第二差分开关电容单元构成第i+1级余量增益电路，所述第i级余量增益电路和第i+1级余量增益电路交替进行采样保持和余差放大；所述开关电容共模反馈单元用于稳定运放单元输出共模电压，其中i为自然数。由于运放单元包括第一运算放大器和第二运算放大器，可以消除余量增益电路存在的记忆效应和相邻两级余量增益电路之间的串扰。

Description

一种余量增益电路

技术领域

本发明涉及集成电路技术领域，具体涉及用于流水线模数转换器（Pipelined ADC）中的一种电流复用的余量增益电路。

背景技术

ADC的作用是将模拟信号转换成数字信号，在大量电子产品和设备中，其已经成为不可或缺的一部分。在众多的ADC结构中，流水线模数转换器相比其他结构的ADC在高转换速率、高分辨率、低功耗上具有更好的折中关系，随着便携式多媒体影音设备和无线通信系统的迅速发展，研究低功耗的高转换速率的流水线模数转换器具有重要的意义。

余量增益电路，是Pipelined ADC的重要组成部分，其功耗在很大程度上决定着Pipelined ADC的功耗，所以要降低Pipelined ADC的功耗，首当其冲要考虑如何降低余量增益电路的功耗。

对于流水线ADC，其各级余量增益电路有采样和余量放大两个工作模式，当本级的余量增益电路处于采样模式或余量放大模式时，其下级的余量增益电路处于余量放大模式或采样模式，流水线ADC各级余量增益电路的采样模式和余量放大模式交替进行，受两相不交叠时钟的控制。各级余量增益电路中的运放只在余量放大模式下发挥着其作用，而在采样模式下运放处于复位状态并消耗着一定的功耗。

为了充分利用运放在一个时钟周期内消耗的电流，现有的电路是在相邻两个余量增益电路之间时分复用一个运算放大器组成运放共享的余量增益电路，如图1所示，为现有的运放共享的余量增益电路的结构示意图；其中Φ1、Φ2为两相不交叠时钟，Φ1a为Φ1的提前关断时钟，Φ2a为Φ2的提前关断时钟，其时钟信号的时序关系如图2所示，为现有的运放共享的余量增益电路的各时钟信号时序关系示意图。

在Φ1相，电容Cs1、电容Cf1的下极板接输入信号1的正端Vinp1，Cs3、Cf3的下极板接输入信号1的负端Vinn1，电容Cs1、电容Cf1、电容Cs3、电容Cf3的上极板接共模电压Vcm，可见，第i级余量增益电路对输入信号1进行采样。同时，电容Cs2的下极板接第i+1级子DAC的正端输出电压Vdacp2，电容Cs4的下极板接第i+1级子DAC的负端输出电压Vdacn2，电容Cs2、电容Cf2的上极板接运放的一个输入端in1，电容Cs4、电容Cf4的上极板接运放的另一个输入端in2，电容Cf2、电容Cf4的下极板分别接运放的两个输出端out1、out2，这时第i+1级余量增益电路处于余量放大模式。

在Φ2相，电容Cs1的下极板接第i级子DAC的正端输出电压Vdacp1，Cs3的下极板接第i级子DAC的负端输出电压Vdacn1，电容Cs1、电容Cf1的上极板接运放的一个输入端in1，电容Cs3、电容Cf3的上极板接运放的另一个输入端in2，电容Cf1、电容Cf3的下极板分别接运放的两个输出端out1、out2，这时第i级余量增益电路处于余量放大模式，输出端out1、out2的电压信号分别送到第i+1级余量增益电路的输入端Vinp2、Vinn2作为其输入信号2。同时，电容Cs2、电容Cf2的下极板接输入信号2的正端Vinp2，电容Cs4、电容Cf4的下极板接输入信号2的负端Vinn2，电容Cs2、电容Cf2、电容Cs4、电容Cf4的上极板接共模电压Vcm，这时第i级余量增益电路对输入信号2进行采样。

上述传统的运放共享的余量增益电路在时钟信号Φ1、Φ2、Φ1a、Φ2a的控制下交替进行，Φ1a、Φ2a是为了避免电容Cs1、电容Cf1、电容Cs3、电容Cf3、电容Cs2、电容Cf2、电容Cs4、电容Cf4产生来自信号输入端Vinp1、Vinn1、Vinp2、Vinn2的电荷注入效应而采用的提前关断时钟。

传统的运放共享的余量增益电路充分利用了运放在一个时钟周期里的电流，降低了ADC的功耗，但是其存在以下问题：

第一，运放在一个时钟周期里没有进行过复位，运放输入端的寄生电容会保存上一时钟相的信息，即所谓的记忆效应。对高速高精度ADC来说，运放具有大的增益和带宽，其输入管可以很大，这意味着运放输入端的寄生电容比较大，上一时钟相下残留的电荷会严重影响本时钟相下余量增益电路的建立精度，从而严重影响ADC的性能。

第二，由于共用一个运放，两级余量增益电路之间会产生互相串扰问题，从而影响ADC性能。如在Φ1相，当第i级余量增益电路处于采样模式时，第i+1级余量增益电路处于余量放大模式，这时Cs1、Cf1、Cs3、Cf3采样的输入信号1会通过Φ2的开关的寄生电容而进入到运放的输入端in1和in2，从而影响第i+1级余量增益电路的精度，产生前后级余量增益电路的串扰问题，同样，在Φ2相时，会产生同样的问题。

发明内容

本发明为解决现有技术中余量增益电路存在记忆效应，两级余量增益电路之间会产生互相串扰的问题；从而提供了一种可以消除记忆效应和级间串扰的余量增益电路。

为解决上述技术问题，本发明提供如下技术方案：

一种余量增益电路，该电路由两相互不交叠的时钟控制，包括：第一差分开关电容单元、第二差分开关电容单元、运放单元和开关电容共模反馈单元；其中运放单元包括第一运算放大器和第二运算放大器，所述第一运算放大器和第一差分开关电容单元构成第i级余量增益电路，第二运算放大器和第二差分开关电容单元构成第i+1级余量增益电路，所述第i级余量增益电路和第i+1级余量增益电路交替进行采样保持和余差放大；所述开关电容共模反馈单元用于稳定运放单元输出共模电压，其中i为自然数。

与现有技术相比，本发明具有如下有益效果：本发明提供的一种余量增益电路，由于运放单元包括第一运算放大器和第二运算放大器，可以消除余量增益电路存在记忆效应和两级余量增益电路之间产生的互相串扰。

附图说明

图1是现有技术的运放共享的余量增益电路的结构示意图。

图2是现有技术的运放共享的余量增益电路的各时钟信号时序关系示意图。

图3是本发明实施例余量增益电路原理框图。

图4是本发明实施例余量增益电路原理图。

图5是本发明实施例第i级余量增益电路在Φ1相的工作状态示意图。

图6是本发明实施例第i+1级余量增益电路在Φ1相的工作状态示意图。

图7是本发明实施例第i级余量增益电路在Φ2相的工作状态示意图。

图8是本发明实施例第i+1级余量增益电路在Φ2相的工作状态示意图。

图9是本发明实施例开关电容共模反馈单元在Φ1相的工作状态示意图。

图10是本发明实施例开关电容共模反馈单元在Φ2相的工作状态示意图。

图11是本发明实施例运放单元电路原理图。

图12是本发明实施例两相不交叠时钟波形图。

具体实施方式

为了使本发明所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

图3是本发明实施例余量增益电路原理框图；公开了一种余量增益电路，该电路由两相互不交叠的时钟控制，包括：第一差分开关电容单元1、第二差分开关电容单元2、运放单元3和开关电容共模反馈单元4；其中运放单元3包括第一运算放大器31和第二运算放大器32，所述第一运算放大器31和第一差分开关电容单元构成第i级余量增益电路，第二运算放大器32和第二差分开关电容单元构成第i+1级余量增益电路，所述第i级余量增益电路和第i+1级余量增益电路交替进行采样保持和余差放大；所述开关电容共模反馈单元用于稳定运放单元输出共模电压，其中i为自然数。由于运放单元包括第一运算放大器31和第二运算放大器32，可以消除余量增益电路存在的记忆效应和相邻两级余量增益电路之间的串扰。

本发明实施例的两相时钟依次为Φ1和Φ2，在Φ1相，所述第i级余量增益电路进行采样，所述第i+1级余量增益电路进行余差放大；在Φ2相，所述第i级余量增益电路进行余差放大，所述第i+1级余量增益电路进行采样。或者其他实施例中，在Φ1相，所述第i级余量增益电路进行余差放大，所述第i+1级余量增益电路进行采样；在Φ2相，所述第i级余量增益电路进行采样，所述第i+1级余量增益电路进行余差放大。

图4是本发明实施例余量增益电路原理图，图4中的第一差分开关电容单元1包括开关101、开关102、开关103、开关104、开关105、开关106、开关107、开关108、开关109、开关110、开关111、开关112和电容Cs1、电容Cf1、电容Cs3、电容Cf3。开关101一端接上一级余量增益电路的正输出端Vinp1，另一端接电容Cf1的下极板。开关102一端接上一级余量增益电路的正输出端Vinp1，另一端接电容Cs1的下极板。开关103一端接上一级余量增益电路的负输出端Vinn1，另一端接电容Cf3的下极板。开关104一端接上一级余量增益电路的负输出端Vinn1，另一端接电容Cs3的下极板。开关105一端接电容Cf1的下极板，另一端接运放单元3的第一输出端out1。开关106一端接电容Cs1的上极板，接电容Cf1的上极板，另一端接第一运算放大器31的第一输入端in11。开关107一端接电容Cf3的下极板，另一端接运放单元3的第二输出端out2。开关108一端接电容Cs3的上极板，接电容Cf3的上极板，另一端接第一运算放大器31的第二输入端in12。开关109一端接第i级子DAC的正输出端Vdacp1，另一端接电容Cs1的下极板。开关110一端接第i级子DAC的负输出端Vdacn1，另一端接电容Cs3的下极板。开关111一端接电容Cs1的上极板和电容Cf1的上极板，另一端接共模电压Vcm。开关112一端接电容Cs3的上极板和电容Cf3的上极板，另一端接共模电压Vcm。开关101、开关102、开关103、开关104在时钟信号Φ1控制下工作，开关105、开关106、开关107、开关108、开关109、开关110在时钟信号Φ2控制下工作，开关111、开关112在时钟信号Φ1a控制下工作；Φ1a为与Φ1同相并提前关断的时钟信号。当时钟处于Φ1相时，电容Cs1、电容Cf1、电容Cs3、电容Cf3完成对上一级余量增益电路输出差分信号的采样，当时钟处于Φ2相时，电容Cs1接本级子DAC的正输出端Vdacp1和第一运算放大器31的第一输入端in11端，电容Cf1接第一运算放大器31的第一输入端in11端和运放单元的第一输出端out1，电容Cs3接本级子DAC的负输出端Vdacn1和第一运算放大器31的第二输入端in12，电容Cf3接第一运算放大器31的第二输入端in12和运放单元3的第二输出端out2，完成对上一级余量增益电路输出差分信号的相减和放大。本实施例中如果i=1，则上一级余量增益电路的输出差分信号为外部输入的差分信号。

所述的第二差分开关电容单元包括开关201、开关202、开关203、开关204、开关205、开关206、开关207、开关208、开关209、开关210、开关211、开关212和电容Cs2、电容Cf2、电容Cs4、电容Cf4。开关201一端接上一级余量增益电路的正输出端out1（Vinp2与out1连接），另一端接电容Cf2的下极板。开关202一端接上一级余量增益电路的正输出端out1，另一端接电容Cs2的下极板。开关203一端接上一级余量增益电路的负输出端out2（Vinn2与out2连接），另一端接电容Cf4的下极板。开关204一端接上一级余量增益电路的负输出端out2，另一端接电容Cs4的下极板。开关205一端接电容Cf2的下极板，另一端接运放单元的第一输出端out1。开关206一端接电容Cs2的上极板，接电容Cf2的上极板，另一端接第二运算放大器32的第一输入端in21。开关207一端接电容Cf4的下极板，另一端接运放单元的第二输出端out2。开关208一端接电容Cs4的上极板，接电容Cf4的上极板，另一端接第二运算放大器32的第二输入端in22。开关209一端接第i+1级子DAC的正输出端Vdacp2，另一端接电容Cs2的下极板。开关210一端接第i+1级子DAC的负输出端Vdacn2，另一端接电容Cs4的下极板。开关211一端接电容Cs2的上极板和电容Cf2的上极板，另一端接共模电压Vcm。开关212一端接电容Cs4的上极板和电容Cf4的上极板，另一端接共模电压Vcm。开关201、开关202、开关203、开关204在时钟信号Φ2控制下工作，开关205、开关206、开关207、开关208、开关209、开关210在时钟信号Φ1控制下工作，开关211、开关212在时钟信号Φ2a控制下工作；Φ2a为与Φ2同相并提前关断的时钟信号。当时钟处于Φ2相时，电容Cs2、电容Cf2、电容Cs4、电容Cf4完成对上一级余量增益电路输出差分信号的采样，当时钟处于Φ1相时，电容Cs2接第i+1级子DAC的正输出端Vdacp2和第二运算放大器32的第一输入端in21，电容Cf2接第二运算放大器32的第一输入端in21和运放单元的第一输出端out1，电容Cs4接第i+1级子DAC的负输出端Vdacn2和第二运算放大器32的第二输入端in22，电容Cf4接第二运算放大器32的第二输入端in22和运放单元的第二输出端out2，完成对上一级余量增益电路输出差分信号的相减和放大。

本实施例中的开关电容共模反馈单元4用于对第一运算放大器31和第二运算放大器32提供合适的共模输出电压，包括第一开关电容共模反馈单元41和第二开关电容共模反馈单元42两部分，第一开关电容共模反馈单元41用于稳定第二运算放大器32的输出共模电压，确保当时钟处于Φ1时，第二运算放大器32输出端有合适的输出共模电压；第二开关电容共模反馈单元42用于稳定第一运算放大器31的输出共模电压；确保当时钟处于Φ2时，第一运算放大器31输出端有合适的输出共模电压。

本实施例中开关电容共模反馈单元4包括开关401、开关402、开关403、开关404、开关405、开关406、开关407、开关408、开关409、开关410、开关411、开关412和电容C12、电容C22、电容C21、电容C13、电容C33、电容C23。开关401一端接运放单元的第一输出端out1，接电容C22上极板，另一端接C12上极板。开关402一端接运放单元的第一输出端out1，另一端接电容C21上极板。开关403一端接期望输出共模电压Vcmref，另一端接电容C12上极板。开关404一端接期望输出共模电压Vcmref，另一端接电容C21上极板。开关405一端接电容C22的下极板，接电容C33的下极板，接第一运算放大器31和第二运算放大器32的共模反馈控制电压Vcmfb，另一端接电容C12下极板和电容C13下极板。开关406一端接电容C22下极板，另一端接电容C21下极板和电容C23下极板。开关407一端接期望共模反馈控制电压Vbias，另一端接C12下极板。开关408一端接期望共模反馈控制电压Vbias，另一端接C21下极板。开关409一端接运放单元的第二输出端out2，接电容C33的上极板，另一端接电容C13的上级板。开关410一端接电容C33的上极板，另一端接电容C23上极板。开关411一端接期望输出共模电压Vcmref，另一端接电容C13上极板。开关412一端接期望输出共模电压Vcmref，另一端接电容C23上极板。开关402、开关406、开关410、开关403、开关407、开关411受时钟信号Φ1控制，开关401、开关405、开关409、开关404、开关408、开关412受时钟信号Φ2控制。电容C12=C21=C13=C23，电容C22=C33，电容C22和C33要比电容C12、C21、C13、C23大，以提供较快的输出共模电压反馈速度。本实施例中第一开关电容共模反馈单元41和第二开关电容共模反馈单元42共用电容C22和电容C33，从而以较少的开关和电容稳定了运放单元的输出共模电压，占用较少的芯片面积。

以下对第一差分开关电容单元、第二差分开关电容单元和开关电容共模反馈单元分别在不同时钟相时的工作状态进行描述。

图5是本发明实施例第i级余量增益电路在Φ1相的工作状态示意图；在本实施例中，在Φ1相，所述第i级余量增益电路进行采样，第一差分开关电容单元1中的电容Cs1和电容Cf1并联后的下极板连接上一级余量增益电路的正输出端，电容Cs1和电容Cf1并联后的上极板连接共模电压；电容Cs3和电容Cf3并联后的下极板连接上一级余量增益电路的负输出端，电容Cs3和电容Cf3并联后的上极板连接共模电压。

图6是本发明实施例第i+1级余量增益电路在Φ1相的工作状态示意图；所述第i+1级余量增益电路进行余差放大，电容Cs2的下极板连接第i+1级子DAC的正输出端，电容Cs2的上极板连接第二运算放大器32的第一输入端，电容Cf2的上极板连接第二运算放大器32的第一输入端，电容Cf2的下极板连接运放单元的第一输出端；电容Cs4的下极板连接第i+1级子DAC的负输出端，电容Cs4的上极板连接第二运算放大器32的第二输入端，电容Cf4的上极板连接第二运算放大器32的第二输入端，电容Cf4的下极板连接运放单元的第二输出端。

图7是本发明实施例第i级余量增益电路在Φ2相的工作状态示意图；在Φ2相，所述第i级余量增益电路进行余差放大，电容Cs1的下极板连接第i级子DAC的正输出端，电容Cs1的上极板连接第一运算放大器31的第一输入端，电容Cf1的上极板连接第一运算放大器31的第一输入端，电容Cf1的下极板连接运放单元的第一输出端；电容Cs3的下极板连接第i级子DAC的负输出端，电容Cs3的上极板连接第一运算放大器31的第二输入端，电容Cf3的上极板连接第一运算放大器31的第二输入端，电容Cf3的下极板连接运放单元的第二输出端。

图8是本发明实施例第i+1级余量增益电路在Φ2相的工作状态示意图；所述第i+1级余量增益电路进行采样，第二差分开关电容单元中的电容Cs2和电容Cf2并联后的下极板连接上一级余量增益电路的正输出端，电容Cs2和电容Cf2并联后的上极板连接共模电压；电容Cs4和电容Cf4并联后的下极板连接上一级余量增益电路的负输出端，电容Cs4和电容Cf4并联后的上极板连接共模电压。

图9是本发明实施例开关电容共模反馈单元在Φ1相的工作状态示意图；在Φ1相，所述第一开关电容共模反馈单元包括电容C12和电容C13，电容C12和电容C13串联后的两端均连接期望输出共模电压Vcmref，电容C12和电容C13串联的节点连接期望共模反馈控制电压Vbias；所述第二开关电容共模反馈单元包括电容C22、电容C33、电容C21和电容C23，电容C22和电容C21并联，电容C33和电容C23并联，电容C22、电容C33、电容C21和电容C23的下极板均连接共模反馈控制电压Vcmfb，电容C22和电容C21的上极板，电容C33和电容C23的上极板分别连接运放主体的差分输出端。

图10是本发明实施例开关电容共模反馈单元在Φ2相的工作状态示意图；在Φ2相，所述第一开关电容共模反馈单元包括电容C22、电容C33、电容C12和电容C13，电容C22和电容C12并联，电容C33和电容C13并联，电容C22、电容C33、电容C12和电容C13的下极板均连接共模反馈控制电压Vcmfb，电容C22和电容C12的上级板，电容C33和电容C13的上极板分别连接运放主体的差分输出端；所述第二开关电容共模反馈单元包括电容C21和电容C23，电容C21和电容C23串联后的两端均连接期望输出共模电压Vcmref，电容C21和电容C13串联的节点连接期望共模反馈控制电压Vbias。

图11是本发明实施例运放单元电路原理图；所述的运放单元3包括第一运算放大器31和第二运算放大器32，这两个运放输入管不同而共用一个主体，时钟相Φ1和时钟相Φ2控制的开关分别接于两个运放的输入端和电源电压之间，通过时钟相Φ1和时钟相Φ2切换第一运算放大器31和第二运算放大器32的工作状态。当时钟处于Φ1相时，第一运算放大器31停止工作，当时钟处于Φ2相时，第二运算放大器32停止工作。在具体应用中，运放停止工作具有对输入端进行复位的功能，能消除掉记忆效应。第一运算放大器31和第一差分开关电容单元构成第i级余量增益电路，第二运算放大器32和第二差分开关电容单元构成第i+1级余量增益电路，由于两个余量增益电路中运放具有不同的输入端，而这两个运放又交替工作，所以其中一个余量增益电路中的信号无法通过寄生通道串扰到另一个余量增益电路，消除了ADC级间串扰问题。为了使ADC具有较高的精度和分辨率，第一运算放大器31和第二运算放大器32可以采用增益自举的结构，为了使运放具有较大的输入和输出共模电压范围，第一运算放大器31和第二运算放大器32可以采用折叠结构，综合上述，第一运算放大器31和第二运算放大器32可以采用折叠增益自举结构。

本实施例中运放单元包括PMOS管M11、PMOS管M12、PMOS管M21、PMOS管M22和运放主体，所述第一运算放大器31包括PMOS管M11、PMOS管M12和运放主体，所述第二运算放大器32包括PMOS管M21、PMOS管M22和运放主体；所述PMOS管M11和PMOS管M12为第一运算放大器31的差分对管，所述PMOS管M21和PMOS管M22为第二运算放大器32的差分对管；PMOS管M11和PMOS管M12的栅极分别为第一运算放大器31的差分输入端，PMOS管M21和PMOS管M22的栅极分别为第二运算放大器32的差分输入端；运放主体在两个时钟相交替输出第一运算放大器31的输出电压和第二运算放大器32的输出电压。本实施例中运放单元的两个运算放大器共用同一个运放主体，通过两相不交叠时钟控制其工作状态，确保第一运算放大器31和第二运算放大器32在两个相邻的余量增益电路中交替使用，使得在一个时钟周期里运放电流被复用，降低了ADC的功耗。第一运算放大器31和第一差分开关电容单元构成第i级余量增益电路，第二运算放大器32和第二差分开关电容单元构成第i+1级余量增益电路。由于这两个余量增益电路具有不同的运放，相当于传统的单级余量增益电路，因此能有效消除记忆效应和级间串扰问题。由于两个运放共用了一定的运放主体，在一定程度上减小了芯片所占的面积。

第一运算放大器31由PMOS管M11和PMOS管M12作为其输入对管。第二运算放大器32由PMOS管M21和PMOS管M22作为其输入对管。PMOS管M0作为第一运算放大器31和第二运算放大器32的共同的伪电流源。PMOS管M0、PMOS管M1、PMOS管M2、PMOS管M3、PMOS管M4、NMOS管M5、NMOS管M6、NMOS管M7、NMOS管M8和放大器305、放大器306、放大器307、放大器308共同作为第一运算放大器31和第二运算放大器32的主体部分。放大器305和放大器306相同，放大器307和放大器308相同。PMOS管M11、PMOS管M12、PMOS管M21和PMOS管M22相同，PMOS管M1和PMOS管M2、PMOS管M3和PMOS管M4、NMOS管M5和NMOS管M6、NMOS管M7和NMOS管M8相同。放大器305和放大器306、放大器307和放大器308在不影响第一运算放大器31和第二运算放大器32的带宽的情况下通过增加输出管的阻抗来提高第一运算放大器31和第二运算放大器32的整体增益。PMOS管M0的源端接电源电压VDD；PMOS管M0的漏端接PMOS管M11的源端、PMOS管M12的源端、PMOS管M21的源端和PMOS管M22的源端；PMOS管M0的栅端接PMOS管M1的栅端、PMOS管M2的栅端和偏置电压Vbp。PMOS管M11的栅端是第一运算放大器31的第一输入端in11，PMOS管M12的栅端是第一运算放大器31的第二输入端in12。PMOS管M21的栅端是第二运算放大器32的第一输入端in21，M22的栅端是第二运算放大器32的第二输入端in22。开关301一端接VDD，另一端接第一运算放大器31的第一输入端in11。开关302的一端接VDD，另一端接第一运算放大器31的第二输入端in12。开关303的一端接VDD，另一端接第二运算放大器32的第一输入端in21。开关304的一端接VDD，另一端接第二运算放大器32的第二输入端in22。PMOS管M11的漏端接NMOS管M7的漏端，PMOS管M12的漏端接NMOS管M8的漏端，PMOS管M21的漏端接NMOS管M7的漏端，PMOS管M22的漏端接NMOS管M8的漏端。PMOS管M1的源端接VDD，漏端接PMOS管M3的源端，接放大器305的输入端。PMOS管M2的源端接VDD，漏端接PMOS管M4的源端，接放大器306的输入端。PMOS管M3的栅端接放大器305的输出端，漏端接运放单元的第一输出端out1，漏端接NMOS管M5的漏端。PMOS管M4的栅端接放大器306的输出端，漏端接NMOS管M6的漏端，漏端接运放单元的第二输出端out2。NMOS管M5的栅端接放大器307的输出端，源端接放大器307的输入端，源端接NMOS管M7的漏端。NMOS管M6的栅端接放大器308的输出端，源端接放大器308的输入端，源端接NMOS管M8的漏端。NMOS管M7的栅端接共模反馈控制端Vcmfb，源端接电源地VSS。NMOS管M8的栅端接共模反馈控制端Vcmfb，源端接电源地VSS。

图12是本发明实施例两相不交叠时钟波形图；时钟信号为高电平时开关闭合。在Φ1相时，开关301和开关302闭合，第一运算放大器31的差分输入端in11和in12接至电源电压VDD，第一运算放大器31输入管被复位，第一运算放大器31处于关断状态。在Φ1b相时，开关301和开关302断开，第一运算放大器31输入管停止复位。在Φ2相时，开关303和开关304闭合，第二运算放大器32的差分输入端in21和in22接至电源电压VDD，第二运算放大器32输入管被复位，第二运算放大器32处于关断状态。在Φ2b相时，开关303和开关304关断，第二运算放大器32输入管停止复位。

以下结合图4至图12说明本发明实施例的工作原理：

在Φ1相时，开关101、开关102、开关103、开关104、开关111、开关112闭合，电容Cs1和电容Cf1下极板接至上一级余量增益电路的正输出端Vinp1，上极板接至共模电压Vcm，电容Cs3和电容Cf3下极板接至上一级余量增益电路的负输出端Vinn1，上极板接至共模电压Vcm，电容Cs1、电容Cf1、电容Cs3、电容Cf3对上一级余量增益电路的输出信号进行采样。开关111和开关112提前关断是防止电容Cs1、电容Cf1、电容Cs3、电容Cf3引入与上一级余量增益电路的输出信号有关的电荷注入效应。同时，开关205、开关206、开关207、开关208、开关209、开关210闭合，电容Cs2下极板接至第i+1级子DAC的正输出端Vdacp2，电容Cs4下极板接至第i+1级子DAC的负输出端Vdacn2，电容Cf2上下极板分别接至第二运算放大器32的第一输入端in21和运放单元的第一输出端out1，电容Cf4上下极板分别接至第二运算放大器32的第二输入端in22和运放单元的第二输出端out2，从图11可以看出，Φ2b相时，第二运算放大器32处于非复位状态，而Φ1相与Φ2b相交叠，所以此时第二运算放大器32处于负反馈的工作状态，这时，第i+1级余量增益电路把前一Φ2相采样的输入信号，即第i级前一Φ2相时余量增益电路的输出信号，进行相减和放大，产生第i+1级余量增益电路的输出信号，该信号被送入第i+2级余量增益电路的输入端。

在Φ2相时，开关201、开关202、开关203、开关204、开关211、开关212闭合，电容Cs2和电容Cf2下极板接至上一级余量增益电路的正输出端Vinp2，即out1，上极板接至共模电压Vcm，电容Cs4和电容Cf4下极板接至上一级余量增益电路的负输出端Vinn2，即out2，上极板接至共模电压Vcm，电容Cs2、电容Cf2、电容Cs4、电容Cf4对输入信号，即第i级Φ2相时余量增益电路的输出信号进行采样。开关211和开关212提前关断是防止电容Cs2、电容Cf2、电容Cs4、电容Cf4引入与输入信号有关的电荷注入效应。同时，开关105、开关106、开关107、开关108、开关109、开关110闭合，电容Cs1下极板接至第i级子DAC的正输出端Vdacp1，电容Cs3下极板接至第i级子DAC的负输出端Vdacn1，电容Cf1上下极板分别接至第一运算放大器31的第一输入端in11和运放单元的第一输出端out1，电容Cf3上下极板分别接至第一运算放大器31的第二输入端in12和运放单元的第二输出端out2，从图11可以看出，Φ1b相时，第一运算放大器31处于非复位状态，而Φ2相与Φ2b相交叠，所以此时第一运算放大器31处于负反馈的工作状态，这时，第i级余量增益电路把前一Φ1相采样的输入信号，即前一Φ1相时第i-1级余量增益电路的输出信号或外部输入信号进行相减和放大，产生第i级余量增益电路的输出信号，该信号被送入第i+1级余量增益电路输入端。

从上述叙述中可以看出，运放单元3中由PMOS管M0、PMOS管M1、PMOS管M2、NMOS管M7、NMOS管M8提供的运放的工作电流在一个时钟周期里被两个余量增益电路充分利用了，所以降低了ADC的功耗。由于在两个余量增益电路中，使用了两个输入端不同的第一运算放大器31和第二运算放大器32，并且通过两相非交叠时钟控制第一运算放大器31和第二运算放大器32交替处于复位状态，从而消除了传统运放共享余量增益电路中使用同一个运放所带来的记忆效应，提高了ADC的精度。由于使用了两个运放，所以某一余量增益电路中输入信号端的信号不会通过寄生电容通道耦合到相邻余量增益电路中运放的输入端，如图3中，第i级余量增益电路输入信号在Φ1相被采样时，不会通过开关106、开关108的寄生电容通道耦合到第i+1级正处于余量放大状态下的余量增益电路的第二运算放大器32的两个差分输入端in21和in22，所以消除了传统运放共享余量增益电路级间串扰的问题，提高了ADC的精度。由于两个运放共用了一定的主体，在一定意义上减小了芯片所占的面积。

从图11中可以看出，Φ1相和Φ2相有不交叠时间tov，在这段时间里，运放单元3里PMOS管M1、PMOS管M2、NMOS管M7、NMOS管M8仍提供静态电流，虽然该电流对功耗有所贡献，但是这些电流的存在能确保PMOS管M1、PMOS管M2、PMOS管M3、PMOS管M4、NMOS管M5、NMOS管M6、NMOS管M7、NMOS管M8和放大器305、放大器306、放大器307、放大器308具有一定的工作点，这样，当切换到Φ1或Φ2相时，PMOS管M21、PMOS管M22或PMOS管M11、PMOS管M12能很快从复位的状态恢复到饱和的状态，从而确保了第二运算放大器32或第一运算放大器31能很快地在合适的偏置点下正常工作，加快了电路的速度。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种余量增益电路，其特征在于，该电路由两相互不交叠的时钟控制，包括：第一差分开关电容单元、第二差分开关电容单元、运放单元和开关电容共模反馈单元；其中运放单元包括第一运算放大器和第二运算放大器，所述第一运算放大器和第一差分开关电容单元构成第i级余量增益电路，第二运算放大器和第二差分开关电容单元构成第i+1级余量增益电路，所述第i级余量增益电路和第i+1级余量增益电路交替进行采样保持和余差放大；所述开关电容共模反馈单元用于稳定运放单元输出共模电压，其中i为自然数。

2.根据权利要求1所述的余量增益电路，其特征在于，所述两相时钟依次为Φ1和Φ2，在Φ1相，所述第i级余量增益电路进行采样，所述第i+1级余量增益电路进行余差放大；在Φ2相，所述第i级余量增益电路进行余差放大，所述第i+1级余量增益电路进行采样。

3.根据权利要求2所述的余量增益电路，其特征在于，所述第一差分开关电容单元包括电容Cs1、电容Cf1、电容Cs3和电容Cf3；在Φ1相，所述第i级余量增益电路进行采样，所述电容Cs1和电容Cf1并联后的下极板连接上一级余量增益电路的正输出端，电容Cs1和电容Cf1并联后的上极板连接共模电压；电容Cs3和电容Cf3并联后的下极板连接上一级余量增益电路的负输出端，电容Cs3和电容Cf3并联后的上极板连接共模电压；

所述第二差分开关电容单元包括电容Cs2、电容C2、电容Cs4和电容Cf4；在Φ1相，所述第i+1级余量增益电路进行余差放大，电容Cs2的下极板连接第i+1级子DAC的正输出端，电容Cs2的上极板连接第二运算放大器的第一输入端，电容Cf2的上极板连接第二运算放大器的第一输入端，电容Cf2的下极板连接运放单元的第一输出端；电容Cs4的下极板连接第i+1级子DAC的负输出端，电容Cs4的上极板连接第二运算放大器的第二输入端，电容Cf4的上极板连接第二运算放大器的第二输入端，电容Cf4的下极板连接运放单元的第二输出端。

4.根据权利要求2所述的余量增益电路，其特征在于，所述第一差分开关电容单元包括电容Cs1、电容Cf1、电容Cs3和电容Cf3；在Φ2相，所述第i级余量增益电路进行余差放大，电容Cs1的下极板连接第i级子DAC的正输出端，电容Cs1的上极板连接第一运算放大器的第一输入端，电容Cf1的上极板连接第一运算放大器的第一输入端，电容Cf1的下极板连接运放单元的第一输出端；电容Cs3的下极板连接第i级子DAC的负输出端，电容Cs3的上极板连接第一运算放大器的第二输入端，电容Cf3的上极板连接第一运算放大器的第二输入端，电容Cf3的下极板连接运放单元的第二输出端；

所述第二差分开关电容单元包括电容Cs2、电容C2、电容Cs4和电容Cf4；在Φ1相，所述第i+1级余量增益电路进行采样，第二差分开关电容单元中的电容Cs2和电容Cf2并联后的下极板连接上一级余量增益电路的正输出端，电容Cs2和电容Cf2并联后的上极板连接共模电压；电容Cs4和电容Cf4并联后的下极板连接上一级余量增益电路的负输出端，电容Cs4和电容Cf4并联后的上极板连接共模电压。

5.根据权利要求1所述的余量增益电路，其特征在于，所述运放单元包括PMOS管M11、PMOS管M12、PMOS管M21、PMOS管M22和运放主体，所述第一运算放大器包括PMOS管M11、PMOS管M12和运放主体，所述第二运算放大器包括PMOS管M21、PMOS管M22和运放主体；所述PMOS管M11和PMOS管M12为第一运算放大器的差分对管，所述PMOS管M21和PMOS管M22为第二运算放大器的差分对管；PMOS管M11的栅极和PMOS管M12的栅极为第一运算放大器的差分输入端，PMOS管M21的栅极和PMOS管M22的栅极为第二运算放大器的差分输入端；运放主体交替输出第一运算放大器的输出电压和第二运算放大器的输出电压。

6.根据权利要求5所述的余量增益电路，其特征在于，所述开关电容共模反馈单元包括用于稳定第二运算放大器输出共模电压的第一开关电容共模反馈单元和用于稳定第一运算放大器输出共模电压的第二开关电容共模反馈单元。

7.根据权利要求6所述的余量增益电路，其特征在于，在Φ1相，所述第一开关电容共模反馈单元包括电容C12和电容C13，电容C12和电容C13串联后的两端均连接期望输出共模电压Vcmref，电容C12和电容C13串联的节点连接期望共模反馈控制电压Vbias；所述第二开关电容共模反馈单元包括电容C22、电容C33、电容C21和电容C23，电容C22和电容C21并联，电容C33和电容C23并联，电容C22、电容C33、电容C21和电容C23的下极板均连接共模反馈控制电压Vcmfb，电容C22和电容C21的上极板，电容C33和电容C23的上极板分别连接运放主体的差分输出端。

8.根据权利要求6所述的余量增益电路，其特征在于，在Φ2相，所述第一开关电容共模反馈单元包括电容C22、电容C33、电容C12和电容C13，电容C22和电容C12并联，电容C33电容和C13并联，电容C22、电容C33、电容C12和电容C13的下极板均连接共模反馈控制电压Vcmfb，电容C22和电容C12的上极板，电容C33和电容C13的上极板分别连接运放主体的差分输出端；所述第二开关电容共模反馈单元包括电容C21和电容C23，电容C21和电容C23串联后的两端均连接期望输出共模电压Vcmref，电容C21和电容C13串联的节点连接期望共模反馈控制电压Vbias。

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