CN102903371A - 伺服控制装置和光盘装置 - Google Patents

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Abstract

提供了伺服控制装置和光盘装置。该伺服控制装置包括：多个再现通道；多个模拟/数字（A/D）转换器；伺服误差检测电路，产生伺服误差信号；伺服信号处理装置，对伺服误差信号执行预定处理以产生控制信号；以及采样频率转换器，在伺服误差检测电路与伺服信号处理装置之间转换采样频率。包括第一时钟，作为A/D转换器的采样时钟和伺服误差检测电路的处理时钟。包括第二时钟，作为伺服信号处理装置的处理时钟。采样频率转换器通过与第一时钟同步地处理伺服误差检测电路的伺服误差信号以及与第二时钟同步地处理与第一时钟同步处理的信号，来转换采样频率。

Description

伺服控制装置和光盘装置
技术领域
本发明涉及包括用于例如跟踪误差（TE）信号的检测的差分相位检测（DPD）电路的伺服控制装置和光盘装置。
背景技术
在光盘控制器大规模集成电路（LSI）中，对于诸如蓝光光盘（BD）和数字多用途光盘（DVD）之类的只读存储器（ROM）光盘内的跟踪误差（TE）信号检测，装备DPD电路必不可少。
尽管在过去，DPD电路基于完全模拟配置，但是最近几年为了减小电路规模和抑制高密度处理中的功耗，逐步采用数字DPD。（请参见例如第2006-260645号、第2001-67690号和第2009-9660号日本未决专利申请）。
在采用数字DPD的伺服系统中，DPD的模/数（A/D）转换的采样频率（fs）需要处于与伺服系统时钟同步的固定频率，因为利用伺服数字信号处理器（DSP）执行伺服控制。
此外，因为采样原理，采样频率fs需要保持在射频（RF）最高重复频率（重复最小反复行程（rmtr））的至少两倍。
发明内容
然而，如果系统与恒定角速度（CAV）系统兼容，则系统需要满足从最内圆周到最外圆周的完全搜索（RF频率2.4倍），并且需要根据电路实现和功耗而过分高（至少4.8倍rmtr）的采样频率fs。
因此，整个伺服系统的功耗变高。
需要本技术提供一种能够在不需要过分高的采样频率的情况下，降低整个伺服系统的功耗的伺服控制装置和光盘装置。
根据本技术的实施例，提供了一种伺服控制装置，包括：多个再现通道，配置为再现记录介质的信息；以及多个模拟/数字（A/D）转换器，相应地配置为执行多个再现通道的多个输入信号的采样和量化。该伺服控制装置还包括：伺服误差检测电路，配置为对由A/D转换器数字化的多个输入信号执行预定处理，以产生伺服误差信号；伺服信号处理装置，配置为对伺服误差信号执行预定处理，以产生用于伺服系统控制的控制信号；以及采样频率转换器，配置为在伺服误差检测电路与伺服信号处理装置之间转换采样频率。包括第一时钟，作为A/D转换器的采样时钟和伺服误差检测电路的处理时钟。包括第二时钟，作为伺服信号处理装置的处理时钟。采样频率转换器通过与第一时钟同步处理伺服误差检测电路的伺服误差信号以及与第二时钟同步处理与第一时钟同步处理的信号，来转换采样频率。
根据本技术的实施例，提供了一种光盘装置，包括：多个再现通道，配置为利用光学部分再现光盘的信息；以及多个模拟/数字（A/D）转换器，相应地配置为执行多个再现通道的多个输入信号的采样和量化。该光盘装置还包括：伺服误差检测电路，配置为对由A/D转换器数字化的多个输入信号执行预定处理，以产生伺服误差信号；伺服信号处理装置，配置为对伺服误差信号执行预定处理，以产生用于伺服系统控制的控制信号；以及采样频率转换器，配置为在伺服误差检测电路与伺服信号处理装置之间转换采样频率。包括第一时钟，作为A/D转换器的采样时钟和伺服误差检测电路的处理时钟。包括第二时钟，作为伺服信号处理装置的处理时钟。采样频率转换器通过与第一时钟同步处理伺服误差检测电路的伺服误差信号以及与第二时钟同步处理与第一时钟同步处理的信号，来转换采样频率。
根据本技术的实施例，可以降低整个伺服系统的功耗，而无需过分高的采样频率。
附图说明
图1是示出能够采用根据本技术的实施例的伺服控制装置的光盘装置的配置示例的示意图；
图2是示出根据该实施例的伺服控制装置的配置示例的示意图；
图3是示出根据该实施例的采样频率转换器的配置示例的示意图；
图4A和图4B是示出采样频率转换器中的第一起动信号和第二起动信号的发生器的配置示例的示意图；
图5A至图5E是示出根据该实施例的采样频率转换器中采用的第一时钟、第二时钟、第三时钟、第一起动信号以及第二起动信号的波形示例的示意图；
图6A至图6D是示出根据该实施例的采样频率转换器中的各个部分的输入/输出波形的示意图；
图7是示出根据该实施例的采用DPD系统的跟踪误差（TE）检测电路的配置示例的电路图；以及
图8是示出根据该实施例的相关器的配置示例的电路图。
具体实施方式
下面将结合附图描述本技术的实施例。
描述顺序如下。
1．光盘装置的配置示例
2．伺服控制装置的配置示例
3．采样频率转换器的配置示例
4．DPD系统的TE检测电路的配置示例
<1．光盘装置的配置示例>
图1是示出能够采用根据本实施例的伺服控制装置的光盘装置（光记录/再现装置）的配置示例的示意图。
如图1所示，该光盘装置1具有：例如光盘的记录介质2、光学拾取器（光头）3、伺服控制装置4、驱动部分5、RF再现信号处理器6、解码/纠错部分7以及主机接口（IF）8。
在图1中，示出了跟踪误差信号（TE信号）的处理系统，并且省略了聚焦误差信号的处理系统。
光学拾取器3具有：激光二极管31，由激光器驱动电路驱动，并且用于记录和再现数字数据；光接收单元32，用于检测由激光二极管31辐射的激光；光学系统33；物镜34等。
伺服控制装置4包括：伺服误差检测电路41、包括伺服滤波器等的伺服信号处理装置42、采样频率转换器43、诸如微控制器单元（MCU）和DSP的控制部分44以及用于执行驱动部分5的PWM（或者PDM）控制的脉宽调制（PWM）/脉冲密度调制（PDM）电路45。
后面将详细描述伺服控制装置4。
驱动部分5具有跟踪驱动器51，并且驱动物镜34的跟踪机构部分。
RF再现信号处理器6执行再现处理，诸如由光学拾取器3读取光盘2的记录信息而引起的RF信号的解调处理。
解码/纠错部分7对RF再现信号处理器的再现信号和从诸如个人计算机（PC）的主机装置9通过主机接口8发送的数据执行解码处理和纠错处理。
显然，该光盘装置（光学记录/再现装置）是一个示例，并且应用了本技术的实施例的光学记录/再现装置并不局限于图1的配置。
<2．伺服控制装置的配置示例>
下面将专门描述根据本实施例的伺服控制装置4的配置和功能。
图2是示出根据本实施例的伺服控制装置的配置示例的示意图。
如上所述，伺服控制装置4具有：伺服误差检测电路41、包括伺服滤波器的伺服信号处理装置42、采样频率转换器43、诸如MCU和DSP的控制部分44、以及用于执行驱动部分5的PWM（或者PDM）控制的PWM/PDM电路45。
伺服控制装置4还具有：多个再现通道46-1至46-n、多个模拟/数字（A/D）转换器47-1至47-n以及分频器48、49-1和49-2。
在伺服控制装置4中，A/D转换器47-1至47-n、伺服误差检测电路41以及采样频率转换器43的前级部分与RF系统时钟（CLK）同步操作。
如下所述，A/D转换器47-1至47-n与第0时钟CLK0（RF时钟）同步操作，而伺服误差检测电路41和采样频率转换器43的前级部分与第一时钟CLK1同步操作。
在伺服控制装置4中，采样频率转换器43的后级部分、伺服信号处理装置42以及控制部分44与伺服系统时钟同步操作。
如下所述，采样频率转换器43的后级部分与第二时钟CLK2和第三时钟CLK3同步操作。伺服信号处理装置42与第二时钟CLK2同步操作。控制部分44与第四时钟CLK4同步操作。
多个再现通道46-1至46-n是用于再现来自作为存储介质的光盘2的已读取信息的通道。
A/D转换器47-1至47-n分别执行多个再现通道46-1至46-n的多个输入信号的采样，以量化和捕获它们。
各个A/D转换器47-1至47-n将数字化信号输出到伺服误差检测电路41。
伺服误差检测电路41对由A/D转换器47-1至47-n数字化的多个输入信号执行预定处理，以产生相差信号φ，作为伺服误差信号。
伺服误差检测电路41将产生的相差信号φ输出到采样频率转换器43。
在图2的伺服控制装置4中，将第0时钟CLK0作为采样时钟提供到A/D转换器47-1至47-n，并且将第一时钟CLK1作为处理时钟提供到伺服误差检测电路41。
第一时钟CLK1与第0时钟CLK0同步，并且第一时钟CLK1的频率是第0时钟CLK0的频率的1/K（K是等于或者大于1的整数）。
在图2所示的配置中，第0时钟CLK0的频率由分频器48分频，以产生第一时钟CLK1。
采样频率转换器43用作采样率转换器（SRC），用于在伺服误差检测电路41与伺服信号处理装置42之间转换的采样频率。
采样频率转换器43与第一时钟CLK1同步地处理作为伺服误差检测电路41的伺服误差信号的相差信号φ。
采样频率转换器43与第二时钟CLK2同步地处理作为与第一时钟CLK1同步地处理的伺服误差检测信号的相差信号φ，以转换采样频率。
第一时钟CLK1从数据再现系统始发，而第二时钟CLK2从伺服信号处理系统始发。第一时钟CLK1与第二时钟CLK2异步。
在本实施例中，记录介质是作为盘形介质的光盘2。第一时钟CLK1的频率改变，从而与光盘（记录介质）2或者转轴（未示出）的转速与光盘2上数据再现位置处的半径的乘积成正比。
如果光盘（盘形介质）2的最内圆周半径或者搜索开始半径定义为ri，而最外圆周半径或者搜索目标半径定义为ro，则第一时钟CLK1的频率至少是位于半径ri的再现信号的最高重复频率的2*(ro/ri)倍。
本实施例的采样频率转换器43是异步SRC，并且在其前级部分包括与第一时钟CLK1同步地执行积分或者累加的积分器或者累加器。
将第二时钟CLK2作为时钟提供到采样频率转换器43的后级部分。
此外，将用于确定积分器或者累加器的积分间隔或者累加周期的第三时钟CLK3提供到采样频率转换器43。
如上所述，第四时钟CLK4作为核心时钟被提供到位于伺服信号处理装置42侧的控制部分44。第四时钟CLK4的频率等于或者高于第二时钟CLK2的频率，并且第四时钟CLK4与第二时钟CLK2和第三时钟CLK3具有同步关系。
此外，第二时钟CLK2的频率是第四时钟CLK4的频率的1/N（N是等于或者大于1的整数）。
在图2的配置中，第四时钟CLK4的频率由分频器49-1分频，以产生第二时钟CLK2。
第三时钟CLK3的频率是第四时钟CLK4的频率的1/M（M是等于或者大于2的整数）。
在图2的配置中，第四时钟CLK4的频率由分频器49-2分频，以产生第三时钟CLK3。
通过将控制部分44的处理周期（被称为完成与伺服控制相关的一系列任务所需的周期）乘以等于或者大于1的整数，来获得第三时钟CLK3的周期。
<3．采样频率转换器的配置示例>
图3是示出根据本实施例的采样频率转换器43的配置示例的示意图。
图3的采样频率转换器43具有：积分器（或累加器）431、作为第一保持部分的第一转储器（dumper）432以及作为第二保持部分的第二转储器433。
在采样频率转换器43中，积分器431和第一转储器432构成采样频率转换器43的前级部分，并且与RF系统时钟（CLK）的第一时钟CLK1同步d地操作。
在采样频率转换器43中，第二转储器433构成采样频率转换器43的后级部分，并且与伺服系统时钟的第二时钟CLK2同步地操作。
积分器（或者累加器）431由第一时钟CLK1操作。此外，它还利用第一起动信号LD1保持和复位（初始化）积分（或者累加）结果，并且将保持结果，例如，积分结果∫φdt输出到第一转储器432。
积分器（或者累加器）431响应于第一起动信号LD1同时同步地执行收进（taking-in）和复位（初始化）。
图3的积分器431具有：加法器4311、选择器4312以及D型触发器（DFF）4313。
加法器4311将来自伺服误差检测电路41的相差信号（伺服误差信号）φ与DFF4313的保持数据（锁存数据）相加，并且将相加结果输出到选择器4312。
当第一起动信号LD1处于高电平时，选择器4312选择输入相差信号φ，并且将其输出到DFF4313，以复位（初始化）DFF4313。
当第一起动信号LD1处于低电平时，选择器4312选择加法器4311的相加结果，并且将其输出到DFF4313，以使DFF4313保持积分结果（累加结果）。
DFF4313保持与第一时钟CLK1同步地由选择器4312选择的相差信号φ或者加法器4311的相加结果。
DFF4313将保持数据输出到加法器4311和第一转储器432。
利用第一起动信号LD1，第一转储器432由第一时钟CLK1操作，并且临时捕获积分器（或者累加器）431的保持积分或者累加结果。
第一转储器432将捕获数据输出到与作为伺服系统时钟的第二时钟CLK2同步操作的第二转储器433。
图3中的第一转储器432具有选择器4321和DFF4322。
当第一起动信号LD1处于高电平时，选择器4321选择输入积分（累加）结果∫φdt，并且使DFF4322保持它。
当第一起动信号LD1处于低电平时，选择器4321选择DFF4322的输出，并且将其输出到DFF4322。
DFF4322保持与第一时钟CLK1同步地由选择器4321选择的积分（累加）结果∫φdt或者其自己的输出。
DFF4322将保持数据作为信号S432输出到选择器4321和第二转储器433。
利用第二起动信号LD2，第二转储器433由与第四时钟CLK4同步的第二时钟CLK2操作，并且捕获积分器（或者累加器）431的积分结果或者累加结果。
第二转储器433将捕获数据输出到与作为伺服系统时钟的第二时钟CLK2同步操作的伺服信号处理装置42。
图3中的第二转储器433具有选择器4331和DFF4332。
当第二起动信号LD2处于高电平时，选择器4331选择作为信号S432输入的积分（累加）结果∫φdt，并且使DFF4332保持它。
当第二起动信号LD2处于低电平时，选择器4331选择DFF4332的输出，并且将它输出到DFF4332。
DFF4332保持与第二时钟CLK2同步地由选择器4331选择的积分（累加）结果∫φdt或者其自己的输出。
DFF4332将保持数据输出到选择器4331，并且将其作为TE信号S433输出到伺服信号处理装置4242。
通过以第一时钟CLK1对第三时钟CLK3的上升沿或者下降沿或者对这两个沿执行数字差分，来获得第一起动信号LD1。
通过以第二时钟CLK2（或者第四时钟CLK4）对第三时钟CLK3的上升沿或者下降沿或者对这两个沿执行数字差分，来获得第二起动信号LD2。
图4A和图4B是示出采样频率转换器43中的第一起动信号和第二起动信号的发生器的配置示例的示意图。图4A示出产生第一起动信号LD1的第一起动信号发生器，而图4B示出产生第二起动信号LD2的第二起动信号发生器。
如图4A所示，第一起动信号发生器434具有作为锁存器的DFF4341、4342和4343以及门电路4344。
DFF4341锁存（保持）与第一时钟CLK1同步的第三时钟CLK3。
DFF4342锁存与第一时钟CLK1同步的DFF4341的输出。
DFF4343锁存与第一时钟CLK1同步的DFF4342的输出。
门电路4344通过提供到正输入端的DFF4342的输出与提供到负输入端的DFF4343的输出之间的逻辑运算，来产生第一起动信号LD1。
即，通过以第一时钟CLK1对第三时钟CLK3的上升沿或者下降沿或者对这两个沿执行数字差分，来获得第一起动信号LD1。
如图4B所示，第二起动信号发生器435具有作为锁存器的DFF4351、4352和4353以及门电路4354。
DFF4351锁存（保持）与第二时钟CLK2同步的第三时钟CLK3。
DFF4352锁存与第二时钟CLK2同步的DFF4351的输出。
DFF4353锁存与第二时钟CLK2同步的DFF4352的输出。
门电路4354通过提供到负输入端的DFF4352的输出与提供到正输入端的DFF4353的输出之间的逻辑运算，来产生第二起动信号LD2。
即，通过由第二时钟CLK2（或者第四时钟CLK4）对第三时钟CLK3的上升沿或者下降沿或者对这两个沿执行数字差分，来获得第二起动信号LD2。
图5A至图5E是示出根据本实施例的采样频率转换器43中采用的第一时钟、第二时钟、第三时钟、第一起动信号以及第二起动信号的波形示例的示意图。
图5A示出第一起动信号LD1。图5B示出第一时钟CLK1。图5C示出第三时钟CLK3。图5D示出第二起动信号LD2。图5E示出第二时钟CLK2。
在图5A至图5E的示例中，第一时钟CLK1的频率是任意的，并且作为一个示例是67MHz。第二时钟CLK2的频率固定在33.333MHz，而第三时钟CLK3的频率是347KHz。
通过由第二时钟CLK2对第三时钟CLK3的上升沿执行数字差分，来获得第一起动信号LD1。
通过由第二时钟CLK2对第三时钟CLK3的下降沿执行数字差分，来获得第二起动信号LD2。
在图5A至图5E的示例中，在采样频率转换器43中，前级部分由第一时钟CLK1操作，并且响应于第一起动信号LD1执行积分器431的积分处理和第一转储器432的捕获处理。
随后，在采样频率转换器43中，后级部分由第二时钟CLK2操作，并且响应于第二起动信号LD2捕获积分结果。
图6A至图6D是示出根据本实施例的采样频率转换器中各个部分的输入/输出波形的示意图。
图6A示出光学拾取器3的RF信号，而图6B示出作为对采样频率转换器43的积分器431的输入的相差信号φ。图6C示出积分器431的输出信号∫φ(t)dt，而图6D示出作为第一转储器432和第二转储器433的输出的TE信号。
如图6A至图6D所示，光学拾取器3的RF信号输入到伺服误差检测电路41，并且产生相差信号φ，以输入到采样频率转换器43的积分器431。
相差信号φ经历积分器431的积分，并且响应于与第一时钟CLK1同步的第一起动信号LD1，由第一转储器432临时保持结果。随后，响应于与第二时钟CLK2同步的第二起动信号LD2，执行频率转换，并且结果由第二转储器433保持，以获得良好TE信号。
伺服信号处理装置42包括伺服矩阵和伺服滤波器，并且由作为伺服系统时钟的第二时钟CLK2操作。其对作为伺服误差信号的RE信号执行预定处理，以产生用于伺服系统控制的控制信号S42。
伺服信号处理装置42将产生的控制信号S42输出到控制部分44和PWM电路45。
如上所述，第四时钟CLK4被作为核心时钟提供到位于伺服信号处理装置42侧的控制部分44。第四时钟CLK4的频率等于或者大于第二时钟CLK2的频率，并且第四时钟CLK4与第二时钟CLK2和第三时钟CLK3处于同步关系。
此外，第二时钟CLK2的频率是第四时钟CLK4的频率的1/N（N是等于或者大于1的整数）。
在图2的配置中，第四时钟CLK4的频率由分频器49-1分频，以使得产生第二时钟CLK2，以提供到伺服信号处理装置42。
<4．DPD系统的TE检测电路的配置示例>
下面描述DPD系统的跟踪误差（TE）检测电路的配置示例。
在本实施例的光盘装置1中，例如，伺服误差检测电路41配置为包括DPD系统的TE检测电路。
DPD系统的TE检测电路包括相关器，并且该相关器包括积分器。
此外，TE检测电路的积分器和采样频率转换器43的积分器（累加器）集成并且共享
图7是示出根据本实施例的采用DPD系统的跟踪误差（TE）检测电路的配置示例的电路图。
根据本实施例的TE检测电路100具有例如布置在光盘装置1的光学拾取器（OPU）3中的光接收元件101。
TE检测电路100具有：第一交流电（AC）耦合器102、第二交流电耦合器103、第三交流电耦合器104、第四交流电耦合器105、第一加法器106以及第二加法器107。
TE检测电路100具有：第一放大器（AMP）108、第二放大器109、第一差分器110、第二差分器111、第一A/D转换器（ADC）112、第二A/D转换器113以及分频器114。
TE检测电路100具有：希尔伯特（Hilbert）转换器115、延迟电路116以及互相关器117。
在这些组成元件中，第一交流电耦合器102、第三交流电耦合器104、第一加法器106、第一放大器108以及第一差分器110形成图2所示的多个再现通道中的再现通道46-1。
同样，第二交流电耦合器103、第四交流电耦合器105、第二加法器107、第二放大器109以及第二差分器111形成图2所示的多个再现通道中的再现通道46-2（n=2）。
即，在图7所示的示例中，再现通道是两个通道CH1和CH2。
A/D转换器112等效于图2所示的A/D转换器47-1。A/D转换器113等效于图2所示的A/D转换器47-2（n=2）。分频器114等效于图2所示的分频器48。
此外，图2所示的伺服误差检测电路41形成为例如包括希尔伯特转换器115、延迟电路116以及互相关器117。
光接收元件101被四等分分割。分出的光接收元件101-A将第一RF信号RF1输出到第一交流耦合器102，而分出的光接收元件101-B将第四RF信号RF4输出到第四交流耦合器105。
分出的光接收元件101-C将第三RF信号RF3输出到第三交流耦合器104，而分出的光接收元件101-D将第二RF信号RF2输出到第二交流耦合器103。
第一至第四交流耦合器102至105每个由例如电容器配置。
第一至第四交流耦合器102至105分别去除从光学拾取器（OPU）的光接收元件101输出的并且具有根据跟踪误差而变化的相互相差（时差）的第一、第二、第三、第四RF信号RF1至RF4的直流（DC）分量。
第一加法器106将由第一交流耦合器102从其去除了直流分量的第一RF信号RF1与由第三交流耦合器104从其去除了直流分量的第三RF信号RF3相加，并且将相加结果输出到第一放大器108。
第二加法器107将由第二交流耦合器103从其去除了直流分量的第二RF信号RF2与由第四交流耦合器105从其去除了直流分量的第四RF信号RF4相加，并且将相加结果输出到第二放大器109。
第一放大器108将第一加法器106的输出放大到预定电平，并且将放大结果输出到第一差分器110。
第二放大器109将第二加法器107的输出放大到预定电平，并且将放大结果输出到第二差分器111。
第一放大器108和第二放大器109向位于后级的A/D转换器112和113的输入给出过定标（overscale）影响。
第一放大器108和第二放大器109的增益设置为使得A/D转换器112和113的输入幅值变成超过全定标（full-scale）的幅值。
其目的是利用A/D转换器的过定标限制效应去除幅值变化分量，并且有效利用量化分辨率，从而使用低位数的A/D转换器。同样，仅对0交点附近分配量化分辨率，这对于提取相差信息是重要的。
第一差分器110去除第一放大器108的输出的直流分量，并且执行差分，以将结果输出到第一A/D转换器112。
第二差分器111去除第二放大器109的输出的直流分量，并且执行差分，以将结果输出到第二A/D转换器113。
第一差分器110和第二差分器111对前级去除该部分中存在的直流偏置（DC offset）。此外，它们给出差分特性，并且改善其检测灵敏度具有差分特性的后级相位解调器的解调信噪比（S/N）。第一差分器110和第二差分器111每个可以由第一阶高通滤波器（HPF）配置。
第一A/D转换器112对第一差分器110的输出执行放大限制、采样以及量化，并且将结果输出到希尔伯特转换器115。
第二A/D转换器113对第二差分器111的输出执行放大限制、采样以及量化，并且将结果输出到延迟电路116。
第一A/D转换器112和第二A/D转换器113由作为同一采样时钟的第0时钟CLK0驱动。
作为采样时钟的该第0时钟CLK0可以与RF异步。
优选地，如下设置A/D转换器112和113的采样频率，即，如果作为记录介质的光盘2的最内圆周半径或者搜索开始半径定义为ri，而最外圆周半径或者搜索目标半径定义为ro，则满足[ro>ri]的关系。
具体地说，优选地，采样频率设置得高于位于半径ri（对于蓝光光盘2T=fcck/4，对于DVD/CD，3T=fcck/6，fcck是通道时钟频率）的RF最高重复频率的2*(ro/ri)倍（对于12cm的光盘为4.8倍）。
其目的是在从光盘的最内圆周到其最外圆周的完全搜索操作中也正确地检测到TE信号。
分频器114将第0时钟CLK0的频率fs分频为1/K，以产生具有频率fs/k的第一时钟CLK1，并且将它提供到希尔伯特转换器115和延迟电路116。
第一时钟CLK1作为处理时钟被提供到希尔伯特转换器115。它使第一A/D转换器112的输出的相位移相90度，而不考虑信号分量的周期，并且将该结果作为信号S115输出到作为相位比较器的互相关器117。
延迟电路116以延迟量对应于希尔伯特转换器115的延迟量的方式，使第二A/D转换器113的输出延迟，并且将结果作为信号S116输出到互相关器117。
延迟电路116可以由具有等于希尔伯特转换器115的幅值-频率特性的幅值-频率特性的带通滤波器（BPF）配置。
还可以采用其中代替希尔伯特转换器和延迟电路的BPF而包括第一FIR滤波器和第二FIR滤波器，并且第一与第二FIR滤波器的输出信号之间的相差是90度而与信号周期无关的配置。
特别是，可以采用其中第一FIR滤波器的相移量是＋45度（或者-45度）而与信号周期无关，且第二FIR滤波器的相移量是-45度（或者＋45度）而与信号周期无关的配置。
互相关器117通过希尔伯特转换器115的输出和延迟电路116的输出来计算表示输入RF信号的相差的相关系数CC，并且输出该结果作为相差信号φ。
图8是示出根据本实施例的相关器的配置示例的电路图。
图8所示的相关器117包括：乘法器1171和积分器（或者累加器）1172。
乘法器1171将与第一时钟CLK1同步地捕获的希尔伯特转换器115的输出信号S115与延迟电路116的输出信号S116相乘，以产生相差信号φ作为伺服误差检测信号，并且将其输出到积分器1172。
在本实施例中，DPD系统的TE检测电路100中的相关器117包括积分器1172，并且相关器117的该积分器（或者累加器）1172与采样频率转换器43的积分器（或者累加器）431被集成和共享。
该共享的积分器1172（431）具有例如与图3的配置类似的配置。
共享的积分器1172（431）由第一时钟CLK1操作。此外，它通过第一起动信号LD1保持并且复位（初始化）积分（或者累加）结果，并且将保持结果，例如，积分结果∫φdt输出到第一转储器432（图3）。
上述TE检测电路100可以应用于例如蓝光光盘等的并入了波长为400nm频带的半导体激光器的光学记录/再现装置（光盘装置）。
下面描述采用上述DPD系统的配置的操作。
来自光盘2的信息读取光由光接收元件101四等分。第一RF信号RF1从分出的光接收元件101-A输出到第一交流耦合器102，而第四RF信号RF4从分出的光接收元件101-B输出到第四交流耦合器105。
同样，第三RF信号RF3从分出的光接收元件101-C输出到第三交流耦合器104，而第二RF信号RF2从分出的光接收元件101-D输出到第二交流耦合器103。
在第一至第四交流耦合器102至105中，分别从光学拾取器（OPU）的光接收元件101输出的并且其互相相差（时差）根据跟踪误差而变化的第一、第二、第三、和第四RF信号RF1至RF4的直流分量被去除。
然后，在第一加法器106中，将由第一交流耦合器102从其去除了直流分量的第一RF信号RF1与由第三交流耦合器104从其去除了直流分量的第三RF信号RF3相加。第一放大器108对相加结果执行放大动作，以输出到第一差分器110。
此外，在第二加法器107中，将由第二交流耦合器103从其去除了直流分量的第二RF信号RF2与由第四交流耦合器105从其去除了直流分量的第四RF信号RF4相加。第二放大器109对加法结果执行放大动作，以输出到第二差分器111。
在第一差分器110中，去除第一放大器108的输出的直流分量，并且执行差分，以将结果输出到第一A/D转换器112。在第二差分器111中，去除第二放大器109的输出的直流分量，并且执行差分，以将结果输出到第二A/D转换器113。
然后，在第一A/D转换器112中，与作为RF系统时钟的第0时钟CLK0同步地，对第一差分器110的输出执行幅值限制、采样以及量化动作，并且将结果作为数字信号输出到希尔伯特转换器115。
同样，在第二A/D转换器113中，与第0时钟CLK0同步地，对第二差分器111的输出执行幅值限制、采样以及量化动作，并且将结果作为数字信号输出到延迟电路116。
在希尔伯特转换器115中，第一A/D转换器112的输出的相位被移相90度而与信号分量的周期无关，并且结果被输出到互相关器117。
在延迟电路116中，第二A/D转换器113的输出被延迟，以使得延迟量对应于希尔伯特转换器115的延迟量，并且结果被输出到互相关器117。
在互相关器117中，利用希尔伯特转换器115的输出和延迟电路116的输出，计算表示输入RF信号的相差的相关系数CC。然后，该结果作为相差信号φ输出到集成的共享积分器1172（431），从而由互相关器117和采样频率转换器43共享。
在共享积分器1172（431）中，以第一时钟CLK1执行运算，并且通过第一起动信号LD1保持并且复位（初始化）积分（或者累加）结果。然后，将保持结果，例如，积分结果∫φdt输出到第一转储器432（图3）。
在采样频率转换器43的第一转储器432中，以第一时钟CLK1执行运算，并且通过第一起动信号LD1临时捕获积分器（或者累加器）431的保持积分或者累加结果。
在第一转储器432中，捕获数据输出到与作为伺服系统时钟的第二时钟CLK2同步操作的第二转储器433。
在第二转储器433中，以与第四时钟CLK4同步的第二时钟CLK2执行操作，并且通过第二起动信号LD2捕获第一转储器432临时保持的积分器（或者累加器）431的积分或者累加结果。
在第二转储器433中，捕获数据作为TE信号输出到与作为伺服系统时钟的第二时钟CLK2同步操作的伺服信号处理装置42。
这样，在采样频率转换器43中，在伺服误差检测电路41与伺服信号处理装置42之间转换采样频率。
具体地说，在采样频率转换器43中，与第一时钟CLK1同步地处理作为伺服误差检测电路41的伺服误差信号的相差信号φ。
在采样频率转换器43中，与第二时钟CLK2同步地处理由与第一时钟CLK1同步的处理获得的信号，以转换采样频率。
在伺服信号处理装置42中，以作为伺服系统时钟的第二时钟CLK2执行操作，并且对TE信号执行预定处理，以产生用于伺服系统控制的控制信号S42。所产生的控制信号S42输出到控制部分44和PWM电路45。
然后，在控制部分44的控制下，驱动部分5由PWM电路45驱动，并且光学拾取器3的物镜34的跟踪机构部分由跟踪驱动器51驱动。
如上所述，在本实施例的光盘装置1中，可变频率时钟用作伺服输入系统中的A/D转换器和伺服误差检测电路41的时钟，而固定频率时钟用作伺服控制系统的时钟。
此外，在本实施例的伺服控制装置4中，采样频率转换器43作为异步采样率转换器（ASRC）插入在伺服误差检测电路41与伺服信号处理装置42之间（两个时钟域之间），以接收并且传送伺服误差信号。
特别是，伺服控制装置4具有采用相关检测的伺服误差检测电路41，并且作为相关器的组成元件，异步积分器用作积分器。这样可以将ASRC配置为等效地能够进行伺服控制的足够高精度而不增加硬件规模。
此外，即使该系统与CAV系统兼容，高速时钟操作部分也仅限于伺服误差检测电路41。这样可以避免因为将整个伺服系统的时钟频率设置得高而增加功耗。
此外，利用RF系统（数据再现系统）的处理时钟作为A/D转换器和伺服误差检测电路的可变频率时钟，关于rmtr（RF信号），RF系统的采样频率可以设置得始终满足采样原理。
因此，不需要在伺服固件（FW）侧管理关于CAV系统的伺服误差检测电路的频率设置，并且减小了伺服FW的开发负担。
显然，该光盘装置是一个示例，并且应用了本技术实施例的光学记录/再现装置并不限于图1的配置。
本技术还可以采取下面的配置。
（1）一种伺服控制装置，包括：
多个再现通道，配置为再现记录介质的信息，
多个模拟/数字（A/D）转换器，相应地配置为执行多个再现通道的多个输入信号的采样和量化，
伺服误差检测电路，配置为对由A/D转换器数字化的多个输入信号执行预定处理，以产生伺服误差信号；
伺服信号处理装置，配置为对伺服误差信号执行预定处理，以产生用于伺服系统控制的控制信号，以及
采样频率转换器，配置为在伺服误差检测电路与伺服信号处理装置之间转换采样频率，
其中
包括第一时钟，作为A/D转换器的采样时钟和伺服误差检测电路的处理时钟，
包括第二时钟，作为伺服信号处理装置的处理时钟，以及
采样频率转换器通过与第一时钟同步地处理伺服误差检测电路的伺服误差信号以及与第二时钟同步地处理与第一时钟同步处理的信号，来转换采样频率。
（2）根据上述（1）所述的伺服控制装置，其中
第一时钟从数据再现系统始发，
第二时钟从伺服信号处理系统始发，以及
第一时钟与第二时钟异步。
（3）根据上述（1）或者（2）所述的伺服控制装置，其中
采样频率转换器是异步类型，并且包括用于执行与第一时钟同步的积分或者累加的积分器或者累加器。
（4）根据上述（1）至（3）中的任何一项所述的伺服控制装置，其中
记录介质是盘形介质，以及
第一时钟的频率被改变，从而与记录介质或者转轴的转速与记录介质上数据再现位置处的半径的乘积成正比。
（5）根据上述（4）所述的伺服控制装置，其中
如果盘形介质的最内圆周半径或者搜索开始半径定义为ri，而最外圆周半径或者搜索目标半径定义为ro，则第一时钟的频率至少是在半径ri处的再现信号的最高重复频率的2*(ro/ri)倍。
（6）根据上述（1）至（5）中的任何一项所述的伺服控制装置，其中
记录介质是光盘，并且
伺服误差检测电路包括差分相位检测（DPD）系统的跟踪误差（TE）检测电路。
（7）根据上述（6）所述的伺服控制装置，其中
DPD系统的TE检测电路包括相关器，并且相关器包括积分器，
采样频率转换器是异步类型，并且包括执行与第一时钟同步的积分或者累加的积分器或者累加器，并且
TE检测电路的积分器和采样频率转换器的积分器或者累加器被集成和共享。
（8）根据上述（1）至（7）中的任何一项所述的伺服控制装置，其中
伺服信号处理装置包括执行伺服系统的驱动控制的控制部分，
第四时钟作为核心时钟被提供到控制部分，
第四时钟的频率不小于第二时钟的频率，并且
第四时钟与第二时钟处于同步关系。
（9）根据上述（1）至（8）中的任何一项所述的伺服控制装置，其中
第0时钟作为采样时钟被提供到A/D转换器，
第一时钟作为处理时钟被提供到伺服误差检测电路，
采样频率转换器是异步类型，并且包括用于执行与第一时钟同步的积分或者累加的积分器或者累加器，
向采样频率转换器提供作为时钟的第二时钟和用于确定积分器或者累加器的积分间隔或者累加周期的第三时钟，
伺服信号处理装置包括用于执行伺服系统的驱动控制并且提供有作为时钟的第二时钟的控制部分，
提供第四时钟作为控制部分的核心时钟，
第一时钟与第0时钟同步，并且第一时钟的频率是第0时钟的频率的1/K（K是不小于1的整数），
第二时钟和第三时钟与第四时钟同步，并且第二时钟的频率是第四时钟的频率的1/N（N是不小于1的整数），
第三时钟的频率是第四时钟的频率的1/M（M是不小于2的整数），并且
通过将控制部分的处理周期乘以不小于1的整数来获得第三时钟的周期。
（10）根据上述（9）所述的伺服控制装置，其中
采样频率转换器包括用于捕获积分器或者累加器的积分结果或者累加结果的保持部分，
积分器或者累加器以第一时钟操作，并且通过第一起动信号保持和复位（初始化）积分结果或者累加结果，
保持部分以第二时钟或者第四时钟操作，并且通过第二起动信号捕获积分结果或者累加结果，
通过以第一时钟对第三时钟的上升沿或者下降沿或者对这两个沿执行数字差分，来获得第一起动信号，
通过以第二时钟或第四时钟对第三时钟的上升沿或者下降沿或者对这两个沿执行数字差分，来获得第二起动信号。
（11）一种光盘装置，包括：
多个再现通道，配置为通过光学部分再现光盘的信息，
多个模拟/数字（A/D）转换器，相应地配置为执行多个再现通道的多个输入信号的采样和量化，
伺服误差检测电路，配置为对由A/D转换器数字化的多个输入信号执行预定处理，以产生伺服误差信号，
伺服信号处理装置，配置为对伺服误差信号执行预定处理，以产生用于伺服系统控制的控制信号，以及
采样频率转换器，配置为在伺服误差检测电路与伺服信号处理装置之间转换采样频率，
其中
包括第一时钟，作为A/D转换器的采样时钟和伺服误差检测电路的处理时钟，
包括第二时钟，作为伺服信号处理装置的处理时钟，以及
采样频率转换器通过与第一时钟同步地处理伺服误差检测电路的伺服误差信号以及与第二时钟同步地处理与第一时钟同步处理的信号，来转换采样频率。
本公开含有与于2011年7月28日向日本专利局提交的第JP2011-165789号日本优先权专利申请公开的主题有关的主题，在此通过引用包括该专利申请的全部内容。

Claims (11)

1.一种伺服控制装置，包括：
多个再现通道，配置为再现记录介质的信息，
多个模拟/数字转换器，相应地配置为用于执行所述多个再现通道的多个输入信号的采样和量化，
伺服误差检测电路，配置为对由A/D转换器数字化的多个输入信号执行预定处理，以产生伺服误差信号；
伺服信号处理装置，配置为对所述伺服误差信号执行预定处理，以产生用于伺服系统控制的控制信号，以及
采样频率转换器，配置为在所述伺服误差检测电路与所述伺服信号处理装置之间转换采样频率，
其中
包括第一时钟，作为所述A/D转换器的采样时钟和所述伺服误差检测电路的处理时钟，
包括第二时钟，作为所述伺服信号处理装置的处理时钟，以及
所述采样频率转换器通过与第一时钟同步地处理所述伺服误差检测电路的伺服误差信号以及与第二时钟同步地处理与第一时钟同步处理的信号，来转换采样频率。
2.根据权利要求1所述的伺服控制装置，其中
所述第一时钟从数据再现系统始发，
所述第二时钟从伺服信号处理系统始发，以及
所述第一时钟与所述第二时钟异步。
3.根据权利要求1所述的伺服控制装置，其中
所述采样频率转换器是异步类型，并且包括用于执行与第一时钟同步的积分或者累加的积分器或者累加器。
4.根据权利要求1所述的伺服控制装置，其中
所述记录介质是盘形介质，以及
所述第一时钟的频率被改变，从而与记录介质或者转轴的转速和记录介质上数据再现位置处的半径的乘积成正比。
5.根据权利要求4所述的伺服控制装置，其中
如果所述盘形介质的最内圆周半径或者搜索开始半径定义为ri，而最外圆周半径或者搜索目标半径定义为ro，则所述第一时钟的频率至少是在半径ri处的再现信号的最高重复频率的2*(ro/ri)倍。
6.根据权利要求1所述的伺服控制装置，其中
所述记录介质是光盘，并且
所述伺服误差检测电路包括差分相位检测系统的跟踪误差检测电路。
7.根据权利要求6所述的伺服控制装置，其中
所述差分相位检测系统的跟踪误差检测电路包括相关器，并且所述相关器包括积分器，
所述采样频率转换器是异步类型，并且包括用于执行与第一时钟同步的积分或者累加的积分器或者累加器，并且
所述跟踪误差检测电路的积分器和所述采样频率转换器的积分器或者累加器被集成和共享。
8.根据权利要求1所述的伺服控制装置，其中
所述伺服信号处理装置包括用于执行伺服系统的驱动控制的控制部分，
将第四时钟作为核心时钟提供到所述控制部分，
所述第四时钟的频率不小于所述第二时钟的频率，并且
所述第四时钟与所述第二时钟处于同步关系。
9.根据权利要求1所述的伺服控制装置，其中
将第0时钟作为采样时钟提供到所述A/D转换器，
将第一时钟作为处理时钟提供到所述伺服误差检测电路，
所述采样频率转换器是异步类型，并且包括用于执行与第一时钟同步的积分或者累加的积分器或者累加器，
向所述采样频率转换器提供第二时钟作为时钟并且提供用于确定积分器或者累加器的积分间隔或者累加周期的第三时钟，
所述伺服信号处理装置包括用于执行伺服系统的驱动控制并且提供有作为时钟的第二时钟的控制部分，
提供第四时钟作为所述控制部分的核心时钟，
所述第一时钟与所述第0时钟同步，并且所述第一时钟的频率是所述第0时钟的频率的1/K，K是不小于1的整数，
所述第二时钟和所述第三时钟与所述第四时钟同步，并且所述第二时钟的频率是所述第四时钟的频率的1/N，N是不小于1的整数，
所述第三时钟的频率是所述第四时钟的频率的1/M，M是不小于2的整数，并且
通过将所述控制部分的处理周期乘以不小于1的整数，获得第三时钟的周期。
10.根据权利要求9所述的伺服控制装置，其中
所述采样频率转换器包括用于捕获积分器或者累加器的积分结果或者累加结果的保持部分，
所述积分器或者累加器以第一时钟操作，并且通过第一起动信号保持和复位或者初始化积分结果或者累加结果，
所述保持部分以第二时钟或者第四时钟操作，并且通过第二起动信号捕获积分结果或者累加结果，
通过以第一时钟对第三时钟的上升沿或者下降沿或者对这两个沿执行数字差分，来获得第一起动信号，
通过以第二时钟或者第四时钟对第三时钟的上升沿或者下降沿或者这两个沿执行数字差分，来获得第二起动信号。
11.一种光盘装置，包括：
多个再现通道，配置为通过光学部分再现记录介质的信息，
多个模拟/数字转换器，相应地配置为执行多个再现通道的多个输入信号的采样和量化，
伺服误差检测电路，配置为对由A/D转换器数字化的多个输入信号执行预定处理，以产生伺服误差信号，
伺服信号处理装置，配置为对伺服误差信号执行预定处理，以产生用于伺服系统控制的控制信号，以及
采样频率转换器，配置为在所述伺服误差检测电路与所述伺服信号处理装置之间转换采样频率，
其中
包括第一时钟，作为所述A/D转换器的采样时钟和所述伺服误差检测电路的处理时钟，
包括第二时钟，作为所述伺服信号处理装置的处理时钟，以及
所述采样频率转换器通过与第一时钟同步地处理所述伺服误差检测电路的伺服误差信号以及与第二时钟同步地处理与第一时钟同步处理的信号，来转换采样频率。
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