CN102866981B - 一种提升283系列dsp维护效率的装置及方法 - Google Patents

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Abstract

本发明提供提升283系列DSP维护效率的装置及方法，包括与DSP连接的分频器和延时器；分频器的输入端与DSP的时钟输入端连接；延时器的一个输入端与分频器的输出端连接，另一个输出端与DSP的复位输入端连接，延时器的输出端与DSP的GPIO86/XA14和GPIO87/XA15管脚连接。时钟信号同时送给分频器和DSP，分频器对时钟信号的分频得到频率较低的时钟信号，并传给延时器；复位信号同时送给延时器和DSP，延时器使用该时钟信号对复位信号进行计数延时，然后将其输出给DSP的GPIO86/XA14和GPIO87/XA15管脚；延时器的延时时间内，操作人员完成仿真器与DSP之间的连接。

Description

一种提升283系列DSP维护效率的装置及方法
技术领域
本发明应用于所有采用283系列DSP作为主控芯片的产品，具体涉及一种提升283系列DSP维护效率的方法。
背景技术
283系列DSP作为TI公司主推的32位高档CPU，其支持浮点运算，事件管理器和AD等模块较281系列有了较大改进，更加适合广大编程人员，因而在各个行业得到了越来越广泛的应用。
与之前的DSP或者单片机相比，283系列DSP在加密和解密方面显得更加严谨。程序加密时，除了需要设置Flash密码外，还需要注意程序代码在DSP程序存储器区所放置的位置，否则CPU无法正常运行；加密后的程序升级维护时，仅仅输入密码是无效的，必须更改启动模式，才能使用仿真器进行调试，这对生产厂家造成了诸多不便。
为了解决该问题，大部分厂家采用的是拨码开关或者按钮，上电前将拨码开关或者按钮打到启动模式选择状态，维护结束后将其恢复到从FLASH启动状态，但是拨码开关和按钮都需要人工操作，并且需要在结构外壳上留出操作空间，这增加了结构和硬件设计难度，并且可能降低产品可靠性。283系列DSP中启动模式选择见表1：                                               。
发明内容
本发明要解决的技术问题是：提供一种提升283系列DSP维护效率的装置及方法。
本发明为解决上述技术问题所采取的技术方案为：一种提升283系列DSP维护效率的装置，其特征在于：它包括与DSP连接的分频器和延时器；其中分频器的输入端与DSP的时钟输入端连接；延时器的一个输入端与分频器的输出端连接，另一个输出端与DSP的复位输入端连接，延时器的输出端同时与DSP的GPIO86/XA14和GPIO87/XA15管脚连接。
按上述方案，所述的分频器和延时器通过复杂可编程逻辑器件实现。
一种提升283系列DSP维护效率的方法，它包含以下步骤：
1）时钟信号同时送给分频器和DSP，分频器通过对时钟信号的分频，得到频率较低的时钟信号，并传给延时器；
2）复位信号同时送给延时器和DSP，延时器使用该频率较低的时钟信号对复位信号进行计数延时，然后将其输出送给DSP的GPIO86/XA14和GPIO87/XA15管脚；
所述延时器的延时时间内，操作人员完成仿真器与DSP之间的连接。
按上述方案，所述的分频器和延时器通过复杂可编程逻辑器件实现；所述延时器的延时时间通过在复杂可编程逻辑器件修改延时器计数值来调整。
按上述方案，所述的延时器的延时时间不大于1秒。
本发明的有益效果为：
1、系统上电后，在本发明装置控制下，延时器有延时，使得GPIO86/XA14和GPIO87/XA15两个管脚输入信号均为0，由表1得到DSP进入模式3（Branch to check boot mode）；经过延时器的延时时间后，GPIO86/XA14和GPIO87/XA15两个管脚输入信号均为1，由表1得到DSP进入模式F（Jump to Flash）；操作人员可在延时时间内完成仿真器与DSP之间的连接。整个过程完全自动，无需使用拨码开关或者按钮，无需在结构上留出位置，即简化了结构设计又降低了硬件成本。
2、采用CPLD（Complex Programmable Logic Device，复杂可编程逻辑器件）来实现分频器和延时器的功能，在试验选择合适的延时时间时，只需要修改CPLD程序中的延时器计数时间即可，方便快捷。
3、本发明方法操作简单快捷，装置无需额定的硬件资源，无需手动操作，将解密过程简化为简单的密码输入过程，这样即不会造成程序泄密，又提高了程序维护效率，同时不会对硬件和结构造成影响，非常值得推广。
附图说明
图1为本发明一实施例的工作原理图。
图2为本发明一实施例的工作时序图。
具体实施方式
图1为本发明一实施例的工作原理图，本实施例装置包括与DSP连接的CPLD，CPLD中包含分频器和延时器；其中分频器的输入端与DSP的时钟输入端连接；延时器的一个输入端与分频器的输出端连接，另一个输出端与DSP的复位输入端连接，延时器的输出端同时与DSP的GPIO86/XA14和GPIO87/XA15管脚连接。复位信号RST和系统时钟信号CLK同时送给CPLD和DSP，在CPLD内部，首先是通过对时钟信号CLK的分频，得到频率较低的时钟信号，然后使用该频率较低的时钟信号对复位信号RST进行计数延时，将其输出送给DSP的管脚GPIO86/XA14和GPIO87/XA15，从而完成自动模式选择功能。所述延时器的延时时间内，操作人员完成仿真器与DSP之间的连接。
图2为本发明一实施例的工作时序图，t0时刻，系统上电，DSP进入复位状态；t1时刻，DSP完成复位，DSP开始进入模式选择状态，由于此时管脚GPIO86/XA14和GPIO87/XA15受CPLD控制为低电平，DSP进入调试模式，此时DSP程序一直处于死循环查找启动模式状态，编程人员可以在t1-t2时间内完成仿真器的连接，可以通过仿真器控制程序的运行；t2时刻，管脚GPIO86/XA14和GPIO87/XA15受CPLD控制为高电平，保证CPU不插仿真器工作时，程序在t2时刻开始从DSP内部Flash启动。
注意t1到t2之间的时间受到变频器上电缓冲的影响，时间不宜过长，否则会增大上电缓冲电阻的应力，降低硬件可靠性，因此该时间选择为1s以内比较合适，也可以通过试验确定，该时间可以通过修改延时器进行变化。

Claims (3)

1.一种提升283系列DSP维护效率的方法，其特征在于：它包含以下步骤：
1）时钟信号同时送给分频器和DSP，分频器通过对时钟信号的分频，得到频率较低的时钟信号，并传给延时器；
2）复位信号同时送给延时器和DSP，延时器使用该频率较低的时钟信号对复位信号进行计数延时，然后将其输出送给DSP的GPIO86/XA14和GPIO87/XA15管脚；
所述延时器的延时时间内，操作人员完成仿真器与DSP之间的连接。
2.根据权利要求1所述的提升283系列DSP维护效率的方法，其特征在于：所述的分频器和延时器通过复杂可编程逻辑器件实现；所述延时器的延时时间通过在复杂可编程逻辑器件修改延时器计数值来调整。
3.根据权利要求2所述的提升283系列DSP维护效率的方法，其特征在于：所述的延时器的延时时间不大于1秒。
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CN202758350U (zh) * 2012-08-17 2013-02-27 中冶南方（武汉）自动化有限公司 一种提升283系列dsp维护效率的装置

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