CN102842616A - 一种半导体结构及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体结构，该结构包括衬底、半导体基体、半导体辅助基体层、空腔、栅极堆叠、侧墙、源/漏区，其中所述栅极堆叠位于所述半导体基体之上，所述侧墙位于所述栅极堆叠的侧壁上，所述源/漏区嵌于所述半导体基体中，并位于所述栅极堆叠的两侧，所述空腔嵌于所述衬底中，所述半导体基体悬置所述空腔上方，在沿栅极长度的方向上，所述半导体基体中间的厚度大于其两侧的厚度，在沿栅极宽度的方向上，所述半导体基体与所述衬底相连，所述半导体辅助基体层位于所述半导体基体的侧壁上，所述半导体辅助基体层与所述源漏区具有相反的掺杂类型，且其掺杂浓度高于所述半导体基体的掺杂浓度。相应地，本发明还提供了一种半导体结构的制造方法。利于抑制短沟效应，提高器件性能，并降低成本，简化工艺。

Description

一种半导体结构及其制造方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其制造方法。
背景技术
为了提高集成电路芯片的性能和集成度，器件特征尺寸按照摩尔定律不断缩小，目前已经进入纳米尺度。随着器件体积的缩小，功耗与漏电流成为最关注的问题，一系列在MOSFET长沟道模型中可以忽略的效应变得愈发显著，甚至成为影响性能的主导因素，这种现象统称为短沟道效应。短沟道效应导致器件的电学性能恶化，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。
为了改善短沟道效应，超陡倒掺杂阱(SSRW)被引入到半导体场效应器件中。超陡倒掺杂阱具有低高低(或低高)的沟道掺杂分布，沟道表面区域维持低掺杂浓度，通过离子注入等合适的方法在沟道表面以下的区域内形成高掺杂区，减小源/漏区耗尽层宽度，避免源漏穿通、阈值电压增加导致漏电流增大等短沟道效应。
在MOS管结构上，绝缘体上硅SOI(Silicon on Insulator)结构因能很好地抑制短沟效应，提高器件按比例缩小的能力，已成为深亚微米及纳米级MOS器件的优选结构。
随着SOI技术的不断发展，在现有技术文献“Silicon-on-Nothing-anInnovative Process for Advanced CMOS”(IEEE电子器件会刊，第147卷2000年第11期)中，Malgorzata Jurcazak，Thomas Skotnicki，M.Paoli等人提出了一种将沟道区制备在空腔上的新型SOI器件-SON(Silicon on Nothing)器件结构。
SON(Silicon on Nothing)是一项由法国CEA-Leti和ST意法半导体公司为90nm及其以下技术节点的CMOS制程发展起来的高级技术，SON通过“空腔”结构在沟道下形成局域的绝缘体上硅，所述空腔可以是空气间隙或是氧化物填充。与SOI器件相比，空腔结构的介电常数显著减小，大大减小了埋氧层二维电场效应的影响，DIBL效应可以大大降低，而且可以通过控制硅膜厚度和空腔高度，得到很好的短沟特性，获得较为陡直的亚阈值斜率，同时可以改善SOI器件的自加热效应，以及可以采用体硅代替较昂贵的SOI片作为原始晶片，被认为是代替SOI技术的一个首选结构。
制备SON器件最关键的问题是如何制备空腔层。SON结构提出之初，采用的是外延SiGe牺牲层工艺。后续又有文献报道了用氦(He)离子注入附加退火或氢-氦(H-He)离子联合注入附加退火的方法制备SON器件。外延SiGe牺牲层工艺增加了器件制作的工艺步骤，同时增加了工艺的复杂度；而随着器件特征尺寸的缩小，对器件超浅结深的要求也使得离子注入成为一个难题，现有技术要真正用到目前的超大规模集成电路制造工艺中还面临着许多挑战。
如何在SON器件中应用超陡倒掺杂阱，进一步抑制短沟道效应，提高器件的性能，也还有许多技术难题待解决。
发明内容
本发明旨在至少解决上述技术缺陷，提供一种半导体器件结构及其制造方法，降低成本，简化工艺步骤，同时结合超陡倒掺杂阱技术，减小短沟道效应，提高半导体器件的性能。
为达上述目的，本发明提供了一种半导体结构，该结构包括衬底、半导体基体、半导体辅助基体层、空腔、栅极堆叠、侧墙、源/漏区，其中：
所述栅极堆叠位于所述半导体基体之上；
所述侧墙位于所述栅极堆叠的侧壁上；
所述源/漏区嵌于所述半导体基体中，位于所述栅极堆叠的两侧；
所述空腔嵌于所述衬底中；
所述半导体基体悬置于所述空腔上方，在沿栅极长度的方向上，所述半导体基体中间的厚度大于其两侧的厚度，在沿栅极宽度的方向上，所述半导体基体两侧与所述衬底相连；
所述半导体辅助基体层位于所述半导体基体的侧壁上，所述半导体辅助基体层与所述源漏区具有相反的掺杂类型，且其掺杂浓度高于所述半导体基体的掺杂浓度。
其中，所述半导体辅助基体层的掺杂浓度为5×1018～5×1019cm-3，其厚度为10～20nm。对于PMOS，所述半导体辅助基体层的掺杂类型为N型；对于NMOS，所述半导体辅助基体层的掺杂类型为P型。
相应地，本发明还提供了一种半导体结构的制造方法，该方法包括：
(a)提供衬底，在所述衬底上形成栅极堆叠，在所述栅极堆叠的侧壁形成侧墙；
(b)在所述栅极堆叠两侧的衬底上形成凹槽，湿法腐蚀所述栅极堆叠两侧的凹槽，使其穿通，形成空腔，悬置在所述空腔上的衬底部分形成半导体基体；
(c)在所述半导体基体的侧壁上形成半导体辅助基体层；
(d)形成源/漏区。
其中，形成所述凹槽的方法为：
在所述衬底和栅极堆叠上形成掩膜层；
在所述掩膜层上覆盖一层光刻胶，通过曝光显影在光刻胶上形成开口，所述开口位于所述栅极堆叠的两侧；
刻蚀所述开口中的掩膜层，去掉所述光刻胶；
刻蚀所述衬底，在栅极堆叠的两侧形成凹槽。
根据本发明提供的半导体结构及其制造方法，采用常用的半导体刻蚀工艺，在普通晶片上即可制造出SON(silicon-on-nothing)器件结构，极大地简化了工艺，降低了成本，提高了效率。同时，通过在半导体器件中形成超陡倒掺杂阱结构，抑制短沟道效应，进一步提高半导体器件的性能。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1是根据本发明的半导体结构的制造方法的一个具体实施方式的流程图；
图2至图9为根据图1示出的方法制造半导体结构过程中该半导体结构在各个制造阶段的剖面结构示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
下面首先对本发明提供的半导体结构进行概述，请参考图9。该半导体结构包括衬底100、半导体基体250、半导体辅助基体层260、空腔410、栅极堆叠、侧墙230、源/漏区500，其中：
所述栅极堆叠位于所述半导体基体250之上；
所述侧墙230位于所述栅极堆叠的侧壁上；
所述源/漏区500嵌于所述半导体基体250中，位于所述栅极堆叠的两侧；
所述空腔410嵌于所述衬底100中；
所述半导体基体250悬置于所述空腔410上方，在沿栅极长度的方向上，所述半导体基体250中间的厚度大于其两侧的厚度，在沿栅极宽度的方向上，所述半导体基体250与所述衬底相连；
所述半导体辅助基体层260位于所述半导体基体250的侧壁上，所述半导体辅助基体层260与所述源/漏区500具有相反的掺杂类型，且其掺杂浓度高于所述半导体基体250的掺杂浓度。
其中，所述栅极堆叠包括栅介质层200和栅极210，可选地，所述栅极堆叠还包括位于所述栅极之上的覆盖层220。
其中，所述半导体辅助基体层260的掺杂浓度为5×1018～5×1019cm-3，其厚度为10～20nm。对于PMOS，所述半导体辅助基体层260的掺杂类型为N型；对于NMOS，所述半导体辅助基体层260的掺杂类型为P型。
下面对该半导体结构的制造方法进行阐述。
请参考图1，该方法包括：
步骤S101，提供衬底100，在所述衬底100上形成栅极堆叠，在所述栅极堆叠的侧壁形成侧墙230；
步骤S102，在所述栅极堆叠两侧的衬底上形成凹槽400，湿法腐蚀所述栅极堆叠两侧的凹槽400，使其穿通，形成空腔410，悬置在所述空腔400上的衬底部分形成半导体基体250；
步骤S103，在所述半导体基体250的侧壁上形成半导体辅助基体层260；
步骤S104，形成源/漏区500。
下面结合图2至图9对步骤S101至步骤S104进行说明。需要说明的是，本发明各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。
参考图2，在步骤S101中，提供衬底100，随后在所述衬底100上形成栅极堆叠，在所述栅极堆叠的侧壁形成侧墙230。所述栅极堆叠包括栅介质层200和栅极210，可选地，所述栅极堆叠还包括位于所述栅极之上的覆盖层220。
在本实施例中，衬底100为单晶硅。优选地，衬底的晶向为{100}。根据现有技术公知的设计要求(例如P型衬底或者N型衬底)，衬底100可以包括各种掺杂配置。其他实施例中衬底100还可以包括单晶Ge、单晶SiGe或其组合。典型地，衬底100的厚度可以是但不限于约几百微米，例如可以在400μm-800μm的厚度范围内。
在形成栅极堆叠时，首先在衬底100上形成栅介质层200，在本实施例中，所述栅介质层200可以为氧化硅、氮化硅或其组合形成，在其他实施例中，所述栅介质层200也可以是高K介质，例如，HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO中的一种或其组合，其厚度可以为1nm-5nm，如2nm、4nm。所述栅极210可以是通过沉积形成的重掺杂多晶硅，或是先形成功函数金属层(对于NMOS，例如TaC，TiN，TaTbN，TaErN，TaYbN，TaSiN，HfSiN，MoSiN，RuTax，NiTax等，对于PMOS，例如MoNx，TiSiN，TiCN，TaAlC，TiAlN，TaN，PtSix，Ni3Si，Pt，Ru，Ir，Mo，HfRu，RuOx)，其厚度可以为1nm-20nm，如3nm、5nm、8nm、10nm、12nm或15nm，再在所述功函数金属层上形成重掺杂多晶硅、Ti、Co、Ni、Al、W或其合金等而形成栅极210。最后在栅极210上形成覆盖层220，例如通过沉积氮化硅、氧化硅、氮氧化硅、碳化硅或其组合形成，用以保护栅极210的顶部区域。
接着，在所述栅极堆叠的侧壁上形成侧墙230，用于将栅极隔离保护。所述侧墙230可以由氮化硅、氧化硅、氮氧化硅、碳化硅或其组合，和/或其他合适的材料形成，可以具有多层结构。所述侧墙230可以通过包括沉积刻蚀工艺形成，其厚度范围可以是10nm-100nm，如30nm、50nm或80nm。
参考图3、图4和图5，在步骤S102中，在所述栅极堆叠两侧的衬底上形成凹槽400，湿法腐蚀所述栅极堆叠两侧的凹槽400，使其穿通，形成空腔410，跨接在所述空腔400上的衬底部分形成半导体基体250。
首先，在所述衬底100上形成凹槽400，具体方法是，在所述衬底100和栅极堆叠上形成掩膜层300，在所述掩膜层300上覆盖一层光刻胶，通过曝光显影在光刻胶上形成开口，所述开口位于所述栅极堆叠的两侧，所述光刻胶未在图中显示。刻蚀所述开口中的掩膜层300，在掩膜层上形成开口310，去掉所述光刻胶，如图3所示。在本实施例中，所述开口310的一边接于所述侧墙230。在本发明的其他一些实施例中，在所述开口310和所述侧墙230之间也可以隔着部分所述掩膜层300，可以根据所设计的半导体器件的尺寸等进行合理的设置。然后刻蚀所述衬底100，在栅极堆叠的两侧形成凹槽400，如图4所示。所述掩膜层300的材料是氧化硅、氮化硅、氮氧化硅或其组合，可以通过化学气相淀积等合适的方法形成在所述衬底上，刻蚀所述掩膜层的方法包括干法刻蚀RIE，或采用合适的腐蚀液进行湿法腐蚀。所述掩膜层的厚度可以根据设计要求进行控制，其厚度范围是1～5μm。刻蚀所述衬底形成凹槽400的方法为干法刻蚀RIE，通过调整和控制RIE设备的气体流量、组分、功耗等，可以获得陡直的侧壁，或者根据需要，使得横向钻蚀增加。在本实施例中，干法刻蚀出的凹槽400具有近乎陡直的侧壁，在后续湿法腐蚀中，利用湿法腐蚀的各向异性，使栅极堆叠两侧的所述凹槽400相互穿通。在本发明的其他一些实施例中，也可以通过调整干法RIE的工艺参数，增加刻蚀出凹槽400的横向钻蚀程度，有助于在后续步骤中，使所述凹槽400穿通。
如图5所示，在所述栅极堆叠两侧的衬底中形成凹槽400后，采用湿法腐蚀工艺继续腐蚀所述凹槽400，使栅极堆叠两侧的凹槽穿通，形成空腔410，悬空跨接在所述空腔上方的衬底部分形成半导体基体250，在后续工艺步骤中，可以在半导体基体250中形成源/漏区，同时半导体基体250也作为半导体器件的沟道区，在沿栅极宽度的方向上，所述半导体基体的两端与所述衬底100相连。在本实施例中，所述衬底的晶向为{100}，湿法腐蚀的腐蚀液可以是氢氧化钾(KOH)、四甲基氢氧化铵(TMAH)或乙二胺-邻苯二酚(EDP)等，或其组合，腐蚀液的浓度为5～40％质量百分比，反应温度为40℃～90℃。由于KOH、TMAH等腐蚀液对单晶硅腐蚀具有各向异性，对{111}晶面的腐蚀速率与其他晶面的腐蚀速率之比约为1∶100，因此对{111}晶面基本不腐蚀，如图5所示，所述空腔410的侧壁皆为腐蚀停止面，晶面为{111}。利用各向异性腐蚀，使得所述凹槽结构穿通。
执行步骤S103，在所述半导体基体250的侧壁上形成半导体辅助基体层260。参考图6，通过原位掺杂外延的方法，在所述半导体基体250的侧壁以及所述空腔400的表面形成半导体辅助基体层260。所述半导体辅助基体层260具有与所要形成的器件类型相反的掺杂类型。对于PMOS，所述半导体辅助基体层260的掺杂类型为N型；对于NMOS，所述半导体辅助基体层260的掺杂类型为P型。在外延生长所述半导体辅助基体层260的同时，同步进行原位掺杂，使得所述半导体辅助基体层260的掺杂浓度高于所述半导体基体250，从而减小了源/漏区耗尽层厚度，有效地减小短沟道效应。所述半导体辅助基体层260的掺杂浓度为5×1018～5×1019cm-3，其厚度为10～20nm。所述原位掺杂外延生长的具体工艺，如工艺温度、反应时间及掺杂粒子均可根据产品设计灵活调整，不再赘述。
参考图7，执行步骤S104，形成源/漏区500。形成源/漏区500的方法为离子注入、扩散、原位掺杂外延或其组合。对于PMOS来说，源/漏区500可以是P型掺杂，对于NMOS来说，源/漏区500可以是N型掺杂。然后对所述半导体结构进行退火，以激活源/漏区500中的掺杂，退火可以采用包括快速退火、尖峰退火等其他合适的方法形成。
在本发明的其他一些实施例中，在形成源/漏区500之前，可以通过刻蚀部分侧墙230，以增大源/漏区接触面积，然后再进行离子注入或掺杂，形成源/漏区500，具体如图8所示。随后，去掉掩膜层300，如图9所示，还可以根据具体器件设计，在空腔410中填充绝缘材料(未在图中示出)。在完成半导体结构的制造后，后续需要在整个半导体结构上形成层间介质层，层间介质层材料也必然会进入到空腔410中，因此空腔410中有否填充介质不影响本发明的实质。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims (15)

1.一种半导体结构，该结构包括衬底、半导体基体、半导体辅助基体层、空腔、栅极堆叠、侧墙、源/漏区，其中：
所述栅极堆叠位于所述半导体基体之上；
所述侧墙位于所述栅极堆叠的侧壁上；
所述源/漏区嵌于所述半导体基体中，并位于所述栅极堆叠的两侧；
所述空腔嵌于所述衬底中；
所述半导体基体悬置于所述空腔上方，在沿栅极长度的方向上，所述半导体基体中间的厚度大于其两侧的厚度，在沿栅极宽度的方向上，所述半导体基体两侧与所述衬底相连；
所述半导体辅助基体层位于所述半导体基体的侧壁上，所述半导体辅助基体层与所述源/漏区具有相反的掺杂类型，且其掺杂浓度高于所述半导体基体的掺杂浓度。
2.根据权利要求1所述的半导体结构，其中，所述衬底的材料为单晶Si、单晶Ge、单晶SiGe或其组合。
3.根据权利要求1所述的半导体结构，其中，所述衬底的晶向为<100>。
4.根据权利要求1所述的半导体结构，其中：
对于PMOS，所述半导体辅助基体层的掺杂类型为N型；
对于NMOS，所述半导体辅助基体层的掺杂类型为P型。
5.根据权利要求4所述的半导体结构，其中所述半导体辅助基体层的掺杂浓度为5×1018～5×1019cm-3，其厚度为10～20nm。
6.一种半导体结构的制造方法，该方法包括以下步骤：
(a)提供衬底，在所述衬底上形成栅极堆叠，在所述栅极堆叠的侧壁形成侧墙；
(b)在所述栅极堆叠两侧的衬底上形成凹槽，湿法腐蚀所述栅极堆叠两侧的凹槽，使其穿通，形成空腔，悬置在所述空腔上的衬底部分形成半导体基体；
(c)在所述半导体基体的侧壁上形成半导体辅助基体层；
(d)形成源/漏区。
7.根据权利要求6所述的方法，其中，所述衬底的材料为单晶Si、单晶Ge、单晶SiGe或其组合。
8.根据权利要求6所述的方法，其中，所述衬底的晶向为<100>。
9.根据权利要求6所述的方法，其中，步骤(b)中形成凹槽的方法为：
在所述衬底和栅极堆叠上形成掩膜层；
在所述掩膜层上覆盖一层光刻胶，通过曝光显影在光刻胶上形成开口，所述开口位于所述栅极堆叠的两侧；
刻蚀所述开口中的掩膜层，去掉所述光刻胶；
刻蚀所述衬底，在栅极堆叠的两侧形成凹槽。
10.根据权利要求9所述的方法，其中，刻蚀形成所述凹槽的方法为干法刻蚀。
11.根据权利要求6所述的方法，其中，步骤(b)中，湿法腐蚀的方法的腐蚀液包括氢氧化钾(KOH)、四甲基氢氧化铵(TMAH)、乙二胺-邻苯二酚(EDP)或其组合。
12.根据权利要求11所述的方法，其中，所述腐蚀液的浓度为5～40％质量百分比，反应温度为40℃～90℃。
13.根据权利要求6所述的方法，其中：
对于PMOS，所述半导体辅助基体层的掺杂类型为N型；
对于NMOS，所述半导体辅助基体层的掺杂类型为P型。
14.根据权利要求13所述的方法，其中所述半导体辅助基体层的掺杂浓度为5×1018～5×1019cm-3，其厚度为10～20nm。
15.根据权利要求6所述的方法，其中，步骤(c)中，通过原位掺杂外延方法形成所述半导体辅助基体层。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103377925A (zh) * 2012-04-13 2013-10-30 中国科学院微电子研究所 一种半导体结构及其制造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103258742B (zh) * 2012-02-21 2015-11-25 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN103545212B (zh) * 2012-07-16 2016-09-21 中国科学院微电子研究所 半导体器件制造方法
US9299784B2 (en) * 2013-10-06 2016-03-29 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with non-linear surface

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003298047A (ja) * 2002-04-02 2003-10-17 Takehide Shirato 半導体装置及びその製造方法
CN1458675A (zh) * 2002-05-18 2003-11-26 海力士半导体有限公司 具有超浅超陡反向表面沟道的半导体器件的制备方法
JP2006210551A (ja) * 2005-01-27 2006-08-10 Seiko Epson Corp 半導体装置および半導体装置の製造方法
CN101288180A (zh) * 2005-06-30 2008-10-15 飞思卡尔半导体公司 半导体结构的形成方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007103842A (ja) * 2005-10-07 2007-04-19 Toshiba Corp 半導体装置
US8106468B2 (en) * 2008-06-20 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Process for fabricating silicon-on-nothing MOSFETs

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003298047A (ja) * 2002-04-02 2003-10-17 Takehide Shirato 半導体装置及びその製造方法
CN1458675A (zh) * 2002-05-18 2003-11-26 海力士半导体有限公司 具有超浅超陡反向表面沟道的半导体器件的制备方法
JP2006210551A (ja) * 2005-01-27 2006-08-10 Seiko Epson Corp 半導体装置および半導体装置の製造方法
CN101288180A (zh) * 2005-06-30 2008-10-15 飞思卡尔半导体公司 半导体结构的形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103377925A (zh) * 2012-04-13 2013-10-30 中国科学院微电子研究所 一种半导体结构及其制造方法

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