CN102835064A - 具有自动速度协商和其它可能特征的时钟和数据恢复电路 - Google Patents

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Abstract

一种集成电路(“IC”)可以包括用于从输入串行数据信号恢复数据信息的时钟和数据恢复(“CDR”)电路。该CDR电路可以包括参考时钟回路和数据回路。由CDR电路输出的重定时(恢复)数据信号由IC上的其它控制电路监测，以发现在该信号中包含的通信改变请求。响应于这样的请求，控制电路可以改变CDR电路的操作参数(例如在上述回路任一个中使用的分频因子)。这可以对运用自动速度协商的IC支持通信协议有帮助。

Description

具有自动速度协商和其它可能特征的时钟和数据恢复电路
技术领域
本发明特别涉及时钟和数据恢复(“CDR”)电路，尤其涉及可以包括在集成电路(“IC”)器件上的CDR电路。可以运用本发明的示例IC包括可编程(或者可配置)IC，比如可编程逻辑器件(“PLDS”)、现场可编程门阵列(“FPGA”)、可编程微控制器等。
背景技术
收发器电路中的重要模块是驻留于收发器的接收器部分中的CDR电路。CDR用来从接收的高速串行数据信号中提取高速时钟信息和高速数据信息。例如，收发器可以位于更大系统中的一个IC上，并且可以由该IC从系统中的另一IC接收高速串行数据信号。
CDR使用处于特定频率(与高速串行数据信号的标称频率、比特速率或者数据速率具有已知关系)的参考时钟信号，以初始训练它的频率。(虽然参考时钟信号与高速串行数据信号具有已知频率关系，但是通常对这两个信号之间的相位关系没有要求。)
在上述初始频率训练之后，CDR然后使用(高速串行数据信号中的)数据流以在频率和相位上对准CDR与数据。这样的频率和相位对准允许CDR输出具有适合于从高速串行数据信号恢复(并且可能也进一步处理)数据信息的相位和频率的恢复时钟信号。(恢复数据包含可以在所谓的重定时数据信号中。)
可能需要在比较通用的器件中包括CDR电路。例如可以设计诸如PLD、FPGA、可编程微控制器等IC用于在广泛应用中的任何应用中使用。IC的制造商并不知道所有使用的所有细节，各种IC用户可能希望在这样的用户正在构建的更大系统中将IC付诸于所述使用。对于IC制造商而言，希望能够提供可以满足广泛使用要求的IC产品，因为这增加IC的销售量(这可以帮助降低IC的单位成本)。在这样的背景中，对于CDR电路而言可能希望能够支持许多高速串行数据通信(信令)协议、标准或者规范中的任何协议、标准或者规范。这些协议中的每个协议需要CDR从在特定频率运行的数据流提取数据和时钟信号信息。
相当广泛使用的高速串行接口(“HSSI”)协议的例子是所谓的快速外围部件接口(PCIE)。有三个不同PCIE标准：Gen1、Gen2和Gen3。这些标准分别需要在2.5吉比特每秒(“Gbps”)、5.0Gbps和8.0Gbps运行的数据。一般而言，PCIE可以包括在这三个速度标准之间的所谓自动速度协商。这意味着发送器可以用信令通知它希望在这些速度中的特定一个进行通信，并且接收器必须通过切换至该速度来做出响应(假设接收器可以在该速度操作)。CDR电路的希望属性(尤其在上文提到的各种种类的通用电路中)是支持自动速度协商(比如如PCIE的特性那样)的能力。(自动速度协商有时也称为自动协商。)还希望可以在数据速率(频率)宽带中的任何频率操作的CDR电路，以便支持大量不同HSSI协议中的任何协议。
发明内容
根据本发明的某些可能方面，一种集成电路(“IC”)可以包括用于从输入串行数据信号恢复时钟和数据信息的时钟和数据恢复(“CDR”)电路。该CDR电路可以包括可由控制信号控制以用多个不同方式中的任何方式工作的电路元件。例如，该电路元件可以能够按照多个不同缩放因子中的任一可选缩放因子来缩放CDR电路中的信号的频率(例如乘以或者除以缩放因子)。该控制信号可以影响电路元件在任何给定时刻所运用的缩放因子(即，至少部分上控制其选择)。IC上的其它控制电路可以监测CDR电路从输入串行数据信号恢复的数据信息，以便检测在恢复数据信息中的通信改变请求的出现。控制电路可以通过改变上文提到的控制信号以改变CDR电路如何操作而对这样的改变请求做出响应。
根据本发明的某些其它可能方面，一种IC可以包括CDR电路和控制电路。该CDR电路可以包括参考时钟回路和数据回路。这些回路中的每个回路可以包括用于缩放(相乘或者相除)相应回路中再循环(反馈)的信号的频率的相应频率缩放电路。在每个回路中运用的缩放因子可以是至少部分独立于在另一回路中做出的缩放因子选择而可选的。上文提到的控制电路可以提供用于控制在每个回路中做出和运用的缩放因子选择的至少部分分离的控制信号。控制电路可以使这些控制信号的产生至少部分基于通信改变请求，该通信改变请求出现在CDR电路从CDR电路所操作的输入串行数据信号中恢复的数据信息中。
根据本发明的某些更多其它可能方面，一种IC可以包括锁相环(“PLL”)电路，该锁相环电路又包括相互闭环串联耦合的电荷泵电路、压控振荡器电路和相位-频率检测器电路。该IC还可以包括用于向电荷泵电路供应可控可变量的电荷泵电流的电路。
根据本发明的甚至更多可能方面，一种集成电路可以包括锁相环电路，该电路又包括相互闭环串联耦合的电荷泵电路、压控振荡器电路和相位-频率检测器电路。该IC还可以包括用于向电荷泵电路施加已调节电压的可控可变电压调节器电路，已调节电压是可控可变的。
从附图和下文具体描述中，本发明的更多特征、它的性质和各种优点将更加清楚。
附图说明
图1是根据本发明某些可能方面的电路的一个示例实施例的简化示意框图。
图2是示出了根据本发明某些可能方面的用于在支持若干示例串行数据信号通信协议时使用的若干电路操作参数的示例值的图表。
图3是根据本发明某些可能方面的更广泛电路的一个示例实施例的简化示意框图。
图4是示出了根据本发明某些可能方面的在电路各种示例操作条件下的若干控制信号的示例值的图表。
图5与图4相似针对某些其它控制信号。
图6是根据本发明某些可能方面的电路的一个示例实施例的简化示意框图。
图7与图6相似针对某些其它电路。
图8是根据本发明某些可能方面的甚至更多电路的一个示例实施例的简化框图。
图9是根据本发明某些更多可能方面的另外电路的一个示例实施例的简化示意框图。
图10是示出了根据本发明某些可能方面的图9中所示类型的操作电路的示例模式的图表。
图11是示出了根据本发明某些可能方面的某些电路操作参数的各种值的示例例子的图表。
图12是根据本发明甚至更多可能方面的甚至更多电路的一个示例实施例的简化框图。
图13是示出了根据本发明可能方面的图12中所示类型的电路可以如何操作的一个示例例子的图表。
具体实施方式
根据本发明的示例CDR和有关电路可以支持比如以下特征这样的特征：(1)具有很低抖动和宽调谐范围的10GHz压控振荡器(“VCO”)；(2)具有高电荷泵电流设置的高带宽选项；(3)用于自动速度协商的PCIE开关；(4)支持称为快速路径互连(“QPI”)的因特尔公司标准的能力；(5)多电平供电支持(例如用于：(a)高速(比如10Gbps)，这需要高VCC(比如1.0V)、高VCCEH(比如3.0V)和高电流；或者(b)低速(比如6Gbps，这可以由低VCC(比如0.77V或者0.85V)、低VCCEH(比如2.5V)和低电流支持))；以及(6)用于支持上述两个速度等级的可控(例如可编程)电荷泵调节器。(通常VCC是用于IC(尤其是IC上的电路的数字部分)的一般供电，而VCCEH可以是用于IC上的某些模拟电路的供电电压(例如用于服务IC上的其它电路的电压调节器)。)
根据本发明的示例CDR和有关电路可以提供所接收高速串行数据信号的数据速率从622兆比特每位(Mbps)至12.5Gbps的连续多速率操作。这样的示例电路使用具有在约50MHz与644MHz之间的频率的参考时钟信号来训练CDR频率。VCO以一半数据速率进行操作，并且具有单齿轮(gear)操作。VCO支持从约1GHz至约6.25GHz的连续调谐范围。VCO下游的可控缩放器(例如除法器)延伸CDR的数据范围。示例除法器设置是1、2、4和8。在CDR的相位-频率检测反馈回路(或者参考时钟回路)中提供第二可控缩放器(例如除法器)。用于这一第二除法器的示例设置是1、4、5、8、10、12、16、20和25。从这两个缩放器可用的选择的各种组合可以使可为IC的用户所用的选项列表更长(例如总体除以1、4、5、8、10、12、16、20、25、32或者40)。
根据本发明的示例CDR和有关电路可以支持用于PCIE Gen2自动协商和PCIE Gen3自动协商的选项。对于PCIE Gen2自动速度协商，数据回路(即相位检测器(“PD”)回路)可以动态地从5Gbps向2.5Gbps改变以及反向改变。对于PCIE Gen3自动速度协商，数据回路可以动态地从8Gbps向5Gbps改变以及反向改变。PCIE Gen1数据速率至PCIE Gen3以及反向也是动态可能的。这些自动协商能力避免对重新编程CDR、重置它和恢复它以锁定到接收(“RX”)信号的任何需要。
在图1中示出了根据本发明某些可能方面的CDR电路的一个示例实施例。CDR电路10包括两个回路。这些回路之一(有时称为参考时钟回路)包括相位-频率检测器(“PFD”)30、电荷泵(“CP”)和回路滤波器(“LF”)32、压控振荡器(“VCO”)和L计数器34、PFD复用器(“MUX”)42以及M计数器50，这些元件以已经提到它们的顺序相互闭环串联耦合。(“L”和“M”仅为用来便于这里讨论的任意标示。)CDR电路10使用这一参考时钟回路以便使用参考时钟信号REFCLK来训练它的频率。当VCO 34已经调到与REFCLK的频率具有期望关系的振荡频率时，CDR电路10自动继续使用它的另一回路(有时称为数据回路)，该回路包括相位检测器(“PD”)60、CP和LF 32、VCO和L计数器34以及PD复用器44，这些元件以已经提到它们的顺序相互闭环串联耦合。使用数据回路允许CDR电路10从接收的高速串行数据信号(RXP/RXN)恢复时钟(CLK0/90/180/270)和数据(DEVEN/DEVENB、DODD/DODDB)信息。
现在，更具体考虑图1的上文描述的元件，向频率缩放器(例如除法器)电路20施加参考时钟信号REFCLK(例如，来自包括CDR电路10的IC之外的电源)。这一电路可以按照可控(可选)频率缩放因子缩放REFLCLK的频率(例如除以频率缩放因子)。在图1中所示示例实施例中，用于这一因子的可用选择是是1(无实际分频)、2和4。电路20实际选择和运用的因子由M_SEL[1:0]选择控制信号的值(逻辑状态)控制。在CDR电路10包括在可编程IC(比如在本说明书中更早提到的PLD或者其它类型的可编程IC)上的情况下，M_SEL信号可以来自IC的可编程器件配置存储器。(这样的存储器有时可以称为配置随机存取存储器(“CRAM”)。)这样的可编程IC的典型使用包括初始配置(或者重新配置)阶段，在该阶段期间将期望值编程到CRAM中。这些CRAM值向IC赋予用于IC的后续用户模式或者正常操作模式操作的特定操作特性集。M_SEL信号是这样的CRAM控制信号(即初始编程到IC中、随后控制IC的正常、用户模式操作的CRAM控制信号)的例子。
向又一频率缩放器(例如除法器)电路22施加由频率缩放器(例如除法器)电路20输出的参考时钟信号。根据DIV2控制信号的逻辑状态，这后一电路可选地将参考时钟信号除以又一因子2。DIV2信号可以是另一可选(例如可编程确定的)信号(如同上文描述的信号M_SEL[1:0])。
电路元件20和22是REFCLK信号预缩放器，如果在应用于IC时REFCLK频率太高则该REFCLK信号预缩放器(例如)允许减小REFCLK信号的频率。
向相位-频率检测器(“PFD”)30的两个输入之一施加由电路22输出的参考时钟信号。PFD 30的另一输入是从更早描述(并且下文也将描述)的CDR 10的参考时钟回路反馈的信号。PFD 30比较向它施加的两个信号的相位和频率。如果PFD 30检测到反馈信号的频率需要增加以产生与来自元件22的参考时钟信号的更佳相位和频率匹配，则PFD 30在它的UPPF输出引线上输出“UP”脉冲。另一方面，如果PFD 30检测到反馈信号的频率需要减小以产生与来自元件22的参考时钟信号的更佳相位和频率匹配，则PFD在它的DNPF输出引脚上输出“DOWN”脉冲。
电荷泵(“CP”)和回路滤波器(“LF”)32接收PFD 30的上文提到的输出信号。电路32的回路滤波器部分充当它接收的UP和DOWN脉冲的积分器。例如，回路滤波器电路可以如模拟低通滤波器电路那样操作，从而当UP脉冲的出现比DOWN脉冲的出现明显更大(更频繁)时，回路滤波器使电路32的电荷泵部分以与适合于使电路34的VCO部分的振荡频率增加的方式，改变元件32的输出33。反言之，当DOWN脉冲的出现比UP脉冲的出现明显更大(更频繁)时，回路滤波器使电路32的电荷泵部分以与适合于使VCO频率减小的方式来改变输出33。上文提到的滤波的响应性确定参考时钟回路的响应性和稳定性程度。如后文将进一步说明的那样，根据元件32是在参考时钟回路中还是在数据回路中操作，可以使用不同滤波器值。
元件34的VCO部分(顾名思义)包括压控振荡器。如上文讨论的那样，这一VCO的振荡频率(在VCO的可控操作频率范围内)由元件32的输出信号33控制。VCO输出的振荡信号(通过电路34的L计数器部分)受到按照四个不同缩放因子的并行频率缩放(例如除以这些缩放因子)：1(无实际分频)、2、4和8。换而言之，电路34的L计数器部分产生输出信号，这些输出信号具有(1)VCO输出信号频率、(2)除以2的VCO输出信号频率、(3)除以4的VCO输出信号频率和(4)除以8的VCO输出信号频率。PFD复用器电路42可被控制成选择(并且输出)这四个不同缩放的信号中的任一个。
现在，将进一步讨论对PFD复用器42所做出的选择(以及PD复用器44所做出的(可能不同的)选择)的控制。图1示出了PFD复用器42和PD复用器44作为子电路40的部分，这些部分接收选择控制信号CRU_L_PFD[1:0]、CRU_L_PD[1:0]、PCIE_L、PCIE_M和QPI_SW。这些信号可以在各种组合中使用以控制复用器42和44中的每个所做出的选择。例如，CRU_L_PFD[1:0]信号可以是用于至少部分控制复用器42所做出的选择的可编程信号(例如来自CRAM，如更早针对某些其它配置控制信号(比如M_SEL[1:0]和DIV2)描述的那样)。CRU_L_PD[1:0]可以是用于至少部分控制复用器44所做出的选择的相似可编程信号(例如来自CRAM)。
另一方面，PCIE_L和PCIE_M优选地是在IC的正常或者用户模式操作期间受到改变以支持PCIE自动速度协商的更加动态的信号。例如，假设除了包括CDR 10之外，IC还包括接收和处理CDR电路10恢复的数据的“核”或者其它信号处理电路(在图1中未示出、但是在图3中以120示出)，那么PCIE_L和PCIE_M可以是(通常至少在某一程度上)基于恢复的数据中的某些数据产生的相对动态(随时间变化的)信号。因此，虽然PCIE_L和PCIE_M可以来自上文提到的核电路中的一些存储器或者寄存器，但是那些信号存储元件优选地不是更动态CRAM、而是如下元件，这些元件的内容可以在IC的正常或者用户模式操作过程中更动态地修改。QPI_SW是上文针对PCIE_L和PCIE_M描述的另一一般类型信号。这一信号用来帮助支持作为QPI通信协议的部分的选项。这一点将在本说明书中后文进一步讨论。
向M计数器电路50施加复用器42的输出。这一电路可以按照因子1、4、5、8、10、12、16、20或者25中的任一因子缩放它的输入(来自复用器42)的频率(例如除以该因子)。向电路50施加若干信号以控制由该电路选择使用的分频因子。这些选择信号包括CRU_M[3:0]、PCIE_M和FREQ_100_125。CRU_M[3:0]和FREQ_100_125典型地是可编程选择控制信号(例如来自CRAM)(例如如同更早描述的信号CRU_L_PFD(1:0))。PCIE_M(同样)是在更早段落中描述的更加动态的信号之一。
向PFD 30反馈电路50的输出信号以完成参考时钟回路。
锁定检测电路70监测参考时钟回路的稳定性，该锁定检测电路还接收更早描述的UPPF和DNPF信号脉冲。例如，当UPPF和DNPF信号脉冲的出现频率变成近似相同并持续充分长的时间段时，电路70可以检测到这一点，该电路然后可以输出PFDMODE_LOCK信号，该信号指示VCO 34现在以适合于在数据回路中使用(例如用来从高速串行数据输入信号RXP/RXN恢复数据信息)的频率在振荡。
在其它可能使用之中，向逻辑和配置信息电路80施加PFDMODE_LOCK信号。在断言(assert)PFDMODE_LOCK信号之后的短暂延迟之后，电路80可以断言它的LCK2REF输出信号。在其它可能使用之中，向CP和LF电路32施加LCK2REF信号。该电路可以通过使CDR 10从使用它的参考时钟回路向使用它的数据回路切换对LCK2REF信号做出响应。例如，这可以意味着CP和LF电路32不再对来自PFD 30的UPPF和DNPF信号做出响应，并且代之以(以大体上相似方式)对来自PD 60的UPP和DNP信号做出响应。电路32也可以通过改变该电路的LF部分所使用的滤波器参数而对LCK2REF的断言做出响应。可以进行这样的LF操作参数改变以增加UP脉冲的数目或者出现必须相对于DOWN脉冲(或者相反)占主导的强度，以便于电路32产生VCO 34的振荡频率的给定量改变。得到的数据回路更大稳定性可能是对于恢复的时钟等的更大灵活性等而言是希望的。
现在转向对数据回路的更详细考虑，复用器电路44是该回路的元件。已经大量描述复用器电路44(尤其关于如何控制它做出的分频因子选择)。这里还注意，无论所选分频因子如何，复用器电路44优选地总是输出具有共同频率、但是相位相互等间隔90度的的四个信号。因此，如果假设电路44的输出之一相对于接收的串行数据信号RXP/RXN的相位具有0度相位，则电路44的三个其它输出相对于RXP/RXN分别具有90度、180度和270度的相位。这四个信号有时可以称为CLK0、CLK90、CLK190和CLK270。向PD 60施加这些信号以闭合数据回路。也可以从CDR 10输出它们以作为CDR的所谓恢复时钟。
如更早所言，PD 60比较复用器44的输出的相位与所接收的高速串行数据信号RXP/RXN的相位。PD 60产生UPP或者DNP脉冲，以指示VCO 34的频率是否应当增大或者减小以使复用器44输出的相位与RXP/RXN的相位更佳匹配。向CP和LF 32施加这些UPP和DNP脉冲，该CP和LF与上文描述的脉冲UPPF和DNPF的使用相似地使用这些脉冲。因此CP和LF 32继续影响VCO 34的频率以保持电路33和44的输出与RXP/RXN同步或者在相位上对准。
PD 60也使用复用器44的输出以在适合于从RXP/RXN恢复每个相继数据信息比特的时间对RXP/RXN采样。输出所得恢复或者重定时数据作为两对互补信号(即用于串行输入数据信号RXP/RXN中的每个相继“偶数”位位置中的数据比特的DEVEN和DEVENB以及用于RXP/RXN的每个相继“奇数”位位置中的数据比特的DODD和DODDB)。根据这一讨论将注意CDR 10有效地并行输出相继每对位中的两比特(一个“偶数”和一个“奇数”)。这向CDR 10给予所谓的半速率架构，该架构使它能够从串行数据信号(该信号的位速率是VCO 34的振荡频率的两倍)恢复数据。仅作为(更早提到的)这一点的一个例子，CDR 10可以在6.25GHz振荡以从具有12.5GHz数据速率的数据信号RXP/RXN恢复数据。
为了完成对数据回路的讨论，VCO和L计数器电路34继续在CP和LF电路32的控制之下操作，并且操作的L计数器输出选择现在由复用器44(而不是复用器42)做出。
图2仅示出了CDR 10可以支持的许多通信协议以及如何控制CDR的各种部分进行操作以便支持那些协议的一些例子。图2中标题为“规范”的列标识图2所覆盖的通信协议。图2中的每行规定用来支持在该行中标识的协议的各种CDR 10操作参数。PCIE可以用具有100MHz(图2中的行1-3)或者125MHz(图1中的行4-6)频率的(如向PFD 30实际施加的)REFCLK信号操作。在元件20和22上游，原始REFCLK信号频率可以更高。但是如果这样，则元件20/22用来将该频率下分频至100MHz或者125MHz。
如更早所言，用于PCIE Gen1的数据速率(图2中的行1或者行4)是2.5Gbps(图2中的右手列)。为了支持REFCLK为100MHz的PCIE Gen1(图2中的行1)，将M计数器50设置成除以25，控制复用器42以选择L计数器34的除以1输出，控制复用器44以选择L计数器34的除以2输出，VCO 34的所得频率(图2中的FVCO列)是2500MHz，并且恢复的时钟信号频率(图2中的FPLL列和CLK0/CLK90/CLK180/CLK270信号的频率)是1250MHz。这都在图2的行1中示出。
为了支持REFCLK为125MHz的PCIE Gen1(图2中的行4)，将M计数器50设置成将频率除以20，但是其余CDR 10操作参数与行1中相同。
为了支持REFCLK为100MHz的PCIE Gen2(图2中的行2)，将M计数器50设置成将频率除以25，控制复用器42和44二者以选择L计数器34的除以1输出，VCO 34在2500MHz振荡，恢复的时钟信号频率也是2500MHz，并且支持的RXP/RXN串行数据速率是5000Mbps。
为了支持REFCLK为125MHz的PCIE Gen2(图2中的行5)，将M计数器50设置成将频率除以20，但是其余CDR 10操作参数与行2中相同。
为了支持REFCLK为100MHz的PCIE Gen3(图2中的行3)，将M计数器50设置成将频率除以20，控制复用器42以选择L计数器34的除以2输出，控制复用器44以选择L计数器34的除以1输出，VCO 34在4000MHz振荡，恢复的时钟信号频率是4000MHz，并且支持的RXP/RXN串行数据速率是8000Mbps。
为了支持REFCLK为125MHz的PCIE Gen3(图2中的行6)，将M计数器50设置成将频率除以16，但是其余CDR 10操作参数与行3中相同。
现在转向QPI，这一标准具有两个选项：(1)6400MHz的串行数据速率(RXP/RXN)或者(2)3200MHz的串行数据速率(RXP/RXN)。两种情况运用133.33MHz的REFCLK信号频率(在元件20/22的任何分频之后)。两个选项使用为12的M计数器50分频因子和为L计数器34的除以2输出的复用器42选择。然而，6400Mbps选项使用复用器44的除以1选择，而3200Mbps选项使用复用器的除以2选择。在两个选项中，VCO 34的频率(“FVCO”)是3200MHz。就6400Mbps选项而言，恢复的时钟信号频率(“FPLL”(或者锁相环频率))是3200MHz；而就3200Mbps选项而言，恢复的时钟信号频率是1600MHz。
图3示出了可以如何控制CDR 10以支持图2所示各种通信协议(或者相似各种种类的其它协议)的更多方面。图3示出了CDR 10通常是IC 100的电路的部分。也可以在IC 100上包括如在本说明书中更早的若干处提到的配置随机存取存储器(“CRAM”)110。IC 100也可以包括所谓的利用电路120(根据IC 100所属器件类型，该电路也可以称为诸如核电路、可编程核电路、可编程逻辑核电路等其它名称)。
假设IC 100具有图3中所示配置，可以从外部电源(比如包括IC 100的更大系统中的一个或者多个其它IC)向IC 100的输入管脚、端子或者焊盘102/104施加信号(比如RXP、RXN和REFCLK)。可以向IC的一个或者多个其它输入管脚106施加用于初始编程或者配置(或者重新编程或者重新配置)IC 100(尤其是IC 100的CRAM110)的信号。在已经这样编程之后，CRAM 100输出具有特定值的控制信号，以用于使CDR 10(并且也可能使利用电路120的一个或者多个方面)以特定方式操作。CRAM 110向CDR 10输出的这样的控制信号的例子是上文描述的信号CRU_L_PD[1:0]、M_SEL[1:0]、DIV2、CRU_M[3:0]、CRU_L_PFD[1:0]、FREQ_100_125等。如在本说明书中更早已经说到的那样，来自CRAM 110的这些信号是静态的(即随时间恒定)或者至少相对静态(即仅相对不频繁地受到改变)，因为它们在首次对IC 100编程时被初始设置，并且它们仅能够通过对IC重新编程来改变(如果可以的话)，这通常不是很经常执行(根据各模块IC 10所属器件类型，如果可以这样做的话)。
图3还示出了通常向利用电路120施加CDR 10的更早描述的输出信号。这样的CDR 10输出信号的例子是LCK2REF、PFDMODE_LOCK、DEVEN、DEVENB、DODD、DODDB、CLK0、CLK90、CLK180、CLK270等。这些信号当然是动态的(即随时间变化)或者至少相对动态的信号(例如如对于大部分，与CRAM 110的更早提到的输出信号相比)。利用电路120根据用户希望IC 100做什么，而以各种方式中的任何方式使用这些信号的“用户模式”。例如，利用电路120可以用若干方式中的任何方式(可能与向IC 100输入的其它信号组合)，来处理CDR 10输出的重定时数据(DEVEN等)，以例如产生可以经由串行输出管脚122a/b或者并行输出管脚124a-n，从IC 100分别输出的更多串行输出信号TXP/TXN和/或并行输出信号POUT1-POUTN。
图3甚至还示出了利用电路120向CDR 10施加用于控制CDR的操作的某些方面的附加信号。例如，这些更多CDR 10控制信号可以包括PCIE_L、PCIE_M、QPI_SW等。这些信号也适当地表征为动态的(即，是随时间变化的或者可能随时间变化的)，因为它们的值可以在IC 100的正常或者用户模式操作期间改变。对于这些信号而言，极为迅速或者频繁改变并不是典型的，但是它们可以比CRAM110的更加静态的输出信号更容易和更迅速地改变。另外，如下文将进一步阐明的那样，可以改变它们而无需对IC 100或者它的CRAM110重新编程或者重新配置。
在利用电路120可以执行的例如对重定时数据DEVEN等的处理之中，是从重定时数据提取PCIE自动速度协商命令或者其它信息。例如，CDR 10起初可以参与PCIE Gen1通信，并且作为该通信的部分的串行数据信号RXP/RXN接收中的一些可以指示该数据的发送器想要改变成更快PCIE Gen2(或者甚至更快的PCIE Gen3)通信。利用电路120检测到(在来自CDR 10的重定时数据DEVEN等中)存在这样的PCIE自动速度协商改变请求。利用电路120通过以使得CDR向请求的新PCIE子协议切换(例如根据请求的改变，从PCIE Gen1向PCIE Gen2或者PCIE Gen3切换)而需要的方式，改变PCIE_L和PCIE_M信号中的一个或者两个信号的值，而对这样的请求做出响应。
更具体而言，如果电路初始执行PCIE Gen1，并且请求的自动速度协商改变是改变成PCIE Gen2，则利用电路120无需改变PCIE_M信号的状态(因为M和L(PFD)在图2中对于Gen1和Gen2而言是相同的)，其中PCIE_M信号用来(部分)控制(1)M计数器50使用哪个分频因子和(2)复用器42选择哪个L计数器34输出。然而，利用电路120确实需要改变PCIE_L信号的状态，因为该信号用来(部分)控制复用器44选择哪个L计数器34输出(因为L(PD)在图2中对于Gen1和Gen2而言不同)。
作为另一例子，如果请求是针对从Gen1至Gen3的改变，则利用电路120改变PCIE_L(用于图2中的L(PD)的控制)和PCIE_M(用于图2中的M和L(PFD)的控制)二者的状态，因为所有这些CDR 10操作参数需要改变以便将CDR 10从Gen1切换至Gen3。
PCIE Gen改变的所有其它组合/方向也是可能的(即Gen2到Gen3、Gen2到Gen1、Gen3到Gen1和Gen3到Gen2)。在每种情况下，利用电路120检测作为重定时数据DEVEN等的一部分请求的改变，然后对PCIE_L和/或PCIE_M的状态做出任何适当改变。CDR10通过向如图2中的对应水平参数值排或者行中所示的请求新操作模式切换，而对它的控制信号的这种改变做出响应。电路因此可以对任何PCIE自动速度协商改变请求自动和动态做出响应。不必对IC100或者它的CRAM 110重新编程以使IC和它的CDR 10从任何PCIE Gen向任何其它PCIE Gen切换。可以实现在PCIE Gen1与PCIEGen2之间的改变，而无需恢复CDR 10对它的参考时钟回路的使用。然而，在PCIE Gen1与PCIE Gen3之间和在PCIE Gen2与PCIE Gen3之间的改变可能需要CDR 10短暂恢复对它的参考时钟回路的使用。
在QPI中，利用电路120可以类似地操作以控制QPI_SW信号，从而对在图2中的行7和8中所示QPI的两种形式之间的自动速度协商改变请求做出响应。出于这一目的，QPI_SW信号如同PCIE_L信号，因为它(部分)控制复用器44所做出的L计数器34输出选择。
为了完整，图4和图5示出了可以用来控制复用器44(图4)和复用器42(图5)做出的选择的示例控制信号解码器逻辑。这一解码器逻辑可以由选择控制电路实施，该电路是图1中的子系统40的一部分。例如，在图4中，CRU_L_PD信号可以来自CRAM 110(图3)，而PCIE_L和PCIE_M信号可以是来自利用/控制电路120的更加动态的信号。类似地，在图5中，CRU_L_PFD信号可以来自CRAM 110，而PCIE_L和PCIE_M与图4中相同。如果希望使用CPIE通信协议中的任何协议，则CRU_L_PD和CRU_L_PFD信号都设置成0。图4示出了(在CFU_LPD的这些条件之下)PCIE_M＝0和PCIE_L＝1的组合被解码为使复用器44选择L计数器34的除以2输出，这适合于实施PCIE Gen1。图4还示出了PCIE_M＝0和PCIE_L＝0被解码为使复用器44选择L计数器34的旁路(或者除以1)输出，这适合于实施PCIE Gen2。图4甚至还示出了PCIE_M＝1和PCIE_L＝1也被解码为使复用器44选择L计数器34的旁路输出，这也适合于实施PCIE Gen3。
现在转向图5，该图示出了PCIE_M＝0、PCIE_L＝1和CRU_L_PFD＝00被解码为使复用器42选择L计数器34的旁路(或者除以1)输出，这适合于实施PCIE Gen1。图5还示出了PCIE_M＝0、PCIE_L＝0和CRU_L_PFD＝00也被解码为使复用器42选择L计数器34的旁路输出，这适合于实施PCIE Gen2。图5甚至还示出了PCIE_M＝1、PCIE_L＝1和CRU_L_PFD＝00被解码为使复用器42选择L计数器34的除以2输出，这适合于实施PCIE Gen3。
在图4和图5中的每幅图的底部三行中，“DC”代表“无关紧要”，这意味着当CRU_L_PD和CRU_L_PFD信号中的任何信号包括非零(即二进制1)值时，忽略PCIE_M和PCIE_L。当这出现时，用户已经在CDR电路10中选择一些非PCIE通信协议(或者至少是未使用类似于PCIE的条件的协议)。在这样的情况下，完全未使用PCIE_M和PCIE_L信号，并且仅对CRU_L_PD和CRU_L_PFD信号解码，以分别控制复用器44和42做出的选择。例如，图4示出了CRU_L_PD＝01被解码为使复用器44选择L计数器34的除以2输出，CRU_L_PD＝10被解码为使复用器44选择L计数器34的除以4输出，并且CRU_L_PD＝11被解码为使复用器44选择L计数器34的除以8输出。图5示出了CRU_L_PFD的相似值被解码为使复用器42选择L监测器34的相似输出。
图6和图7示出了用于实施图4和图5中所示方面(包括元件34、42和44的部分的示例构造和操作)的逻辑的一个示例实施例。例如，图6和图7二者均示出了电路34的L计数器部分可以构造为串联连接的三个除以2分频器150a-c。(在图6和图7二者中均示出了相同电路元件150a-c。)AND门160a-c中的每个AND门(以该顺序)实施图4中的水平行中的相应行中的逻辑(以从上至下的顺序)。(在AND门输入处的小开放圆圈指示的该输入的逻辑反转。如AND门电路的其余部分所见)OR门162a在逻辑上组合AND门160a和160d的输出(即，无论何时断言AND门160a或者160d的输出，则都断言OR门162a的输出)。OR门162b在逻辑上组合AND门160b和160c的输出。向AND门152a-d中的每个的一个输入是以下之中相应的一个：(1)L计数器34的除以1或者旁路输出、(2)L计数器34的除以2输出、(3)L计数器34的除以4输出和(4)L计数器34的除以8输出。向AND 152a的另一输入是OR门162b的输出。AND门152b的另一输入是OR门162a的输出。向AND门152c的另一输入是AND门162e的输出。向AND门152d的另一输入是AND门162f的输出。OR门154传递AND门152中的当前使能的无论哪个AND门的输出。
图7与图6相似，但是针对图5中所示的方面。因此，AND门170a-f中的每个实施图5中的相应行中的逻辑(在图5和图7二者中从上至下)。OR门172a在逻辑上组合AND门170a和170b的输出。OR门172b在逻辑上组合AND门170c和170d的输出。对AND门156a-d中的每个的一个输入是L计数器34的除以1/2/4/8的输出中的相应一个。对AND门156a-d的另一输入如图所示来自OR门172a-b或者AND门170e-f。OR门158传递AND门156中的当前使能的无论哪个AND门的输出。
图8更具体示出了利用/控制电路120尤其在自动速度协商背景中可以如何使用来自CDR电路10的重定时数据信号(DEVEN/DEVENB、DODD/DODDB)的一个示例实施例。如图8中所示，对重定时数据的早期处理包括使用电路210来识别和组装重定时数据中的相继数据字。例如，这可以包括从电路210以并行(而不是串行)形式输出每个相继数据字。这可以通过在利用和控制电路120内的更多利用电路220而有助于将数据用于任何期望目的。通信改变请求检测电路230也在电路120内，该检测电路监测电路210输出的重定时数据以发现(在重定时数据中)通信改变请求的出现。例如，这样的通信改变请求可以例如在向IC 100发送RXP/RXN的另一系统部件想要改变该通信的速度(数据速率)时作为自动速度协商的一部分而出现。另一系统部件然后在RXP/RXN数据流中包括通信改变请求数据。电路230在CDR 10下游检测这一改变请求数据，并且电路230然后继续向通信改变请求解码电路240传递该通信改变请求。电路240对已经请求的通信改变解码，并且输出控制信号(比如QPI_SW、PCIE_L和PCIE_M)的值，这些值适合于改变CDR 10的操作以支持请求的新通信模式(尤其是新通信速度)。也可能需要来自电路240(并且因此由电路240产生)的其它辅助信号(例如以使CDR 10暂时切换回到使用它自己的参考时钟回路直至开始使用它的数据回路以用于新通信模式)。
为了简短地重述前述内容，对于PCIE自动速度协商(作为例子)，动态信号PCIE_M和PCIE_L的值响应于经由RXP/RXN、CDR10等接收的通信改变请求而自动改变。这可以改变PD和PFD复用器电路44和42中的L计数器输出选择设置。这一自动计数器选择设置改变自动允许CDR 10重新锁定至不同数据速率。本发明类似地允许其它通信协议比如QPI(其中数据速率可以如图2中的行7和8中所示在3.2Gbps与6.4Gbps之间改变)中的自动速度协商。
现在转向本发明的一些其它可能方面。
正是由于需要支持用于传入(接收的)串行数据信号的更宽数据速率范围，所以存在类似的对传出(发送的)串行数据信号位速率的更宽范围的需要。这样的发送串行数据信号可以由所谓的发送器锁相环(“TXPLL”)电路钟控。具有宽带宽的TXPLL电路有助于支持宽的TX比特速率范围。
TXPLL可以是例如如在本说明书中更早描述的CDR电路的子集。图9示出了这样的TXPLL(作为更早描述的CDR 10的子集)的一个示例实施例。图9中与图1中相同的元件在两幅图中具有相同标号，并且一般而言，无需再次描述这些共同元件。标号10在图9中再次用作总体标号(这次用于TXPLL)。图9示出了在TXCLK的情况，其中可以分接TXPLL电路以提供用于钟控从发送器电路输出的串行数据的信号(TXCLK)。
PLL带宽是VCO增益(在以下表达式中为“Kvco”)、电荷泵电流(在以下表达式中为“Icp”)、回路滤波器阈值设置(在以下表达式中为“R”)和M计数器设置(在以下表达式中为“M”)的直接函数。(VCO增益是VCO输出频率的绘图比对VCO控制电压的斜率。)作为有用近似，PLL带宽(“BW”)与Kvco*Icp*R/M成比例。
经常很严格的收发器规范是针对低发送器抖动(也称为随机抖动或者RJ)的要求。例如，在高数据速率，在发送器的允许最大抖动(该抖动是TXPLL抖动的函数)可以少于1.4皮秒(“ps”)。根据本发明增加TXPLL带宽往往抑制内部PLL噪声，这又往往减少在PLL输出的抖动。(反言之，减少的PLL带宽有助于抑制PLL使用的参考时钟(“REFCLK”)信号中的噪声。但是REFCLK信号往往很“干净”(即无噪声)，并且假设这在本讨论中成立。)
根据本发明，当需要高BW时，通过按照标称值的若干可选倍数中的任何倍数仔细(可控地)增加如在电荷泵电路32中使用的电荷泵电流(Icp)，来增加PLL带宽(尤其对于如图9中的TXPLL应用)。在图9中示出了并且还通过图10图示了用于实现该操作的示例电路。如图9中所示，可以用可控可变电荷泵电流源电路310扩充PLL(尤其是TXPLL)电路10。电路310供应电荷泵32所用的电荷泵电流(Icp)。电路310供应的Icp的量可以由CRAM元件110(例如图3中的CRAM 110的一部分)控制。在图10中示出了电路310可以响应于若干(三个)CRAM位的各种值来供应的Icp的各种值的例子。例如，Icp可以在相关CRAM设置是000时具有所谓的40微安“标称”值。将CRAM设置改变成001使Icp加倍(即至标称值的两倍或者80微安)。将CRAM设置改变成010使Icp变成标称值的四倍。图10中所示其它CRAM设置产生标称Icp的其它倍数，上至40微安的10倍(或者400微安)的示例最大值。在本说明书中更早提供的用于PLL带宽的表达式证实了增加的Icp增加这样的带宽。优选地，在电荷泵32的UP和DOWN部分二者中的电流源中运用这样的可控Icp增加/减少。
根据本发明的其它可能方面(这些方面可能是IC上的接收器或者发送器电路感兴趣的)，可以针对例如1GHz至6.25GHz这的宽连续范围延伸VCO 34的频率范围。因此，VCO34具有可以称为“单齿轮”的方面，该方面本身支持从1GHz至6.25GHz的频率。在VCO之后添加L计数器(也是元件34的分)以进一步延伸频率范围。可以设置L计数器以让VCO在对于很宽和连续(即无间隙或者孔)数据速率范围内的任何数据速率而言的便利频率操作。图11图示了这一点。具体而言，图11示出了可以在从0.622GGbps至12.5Gbps的范围内支持任何数据速率。这是在大于20的比例因子(即12.5Gbps大于0.622Gbps的20倍)分离的下限与上限之间延伸的范围。另外，支持这一整个范围(即支持是连续的而在范围中的任何处没有不被支持数据速率的间隙)。
根据本发明的更多其它可能方面，CDR电路的架构可以包括用于电荷泵电路32的可控可变电压调节器输出电压。这可以例如用来支持将IC分类成不同速度等级类别。(虽然所有IC可以旨在于能够支持相同操作速度，但是如实际制造的那样，一些IC可能能够比其它IC更快操作。可以向更快IC给予比更慢IC更高的速度等级，并且以比更慢IC更高的价格销售，更慢IC必须将给予更低速度等级和更低销售价格)。
作为前文的示例，用于电荷泵电压调节器330的电源320(图12)可以是3.0V电源。(注意不同于各种图中描绘的至少多数其它电路元件(这些元件形成本公开内容的部分)，电源320可以不是(至少它的最终来源不是)包括其它所示电路元件的IC的电路部分。当然，IC通常确实至少包括用于从最终外部电源向IC上的功率使用电路传送功率的端子和导体，因而那些端子和导体有时可以称为“电源电路”。也注意，已经通过省略描绘电路元件32是其一部分的回路电路(如图1和图9中那样)的其它元件来大量简化图12)。利用这样的电源320，电荷泵电压调节器330可以产生1.8V的标称已调节输出电压，该电压提供用于电荷泵和回路滤波器电路32的核心电路的供电。(刚才引用的“核心电路”通常包括电荷泵电路和回路滤波器电路的模拟部分。)
根据本发明，电压调节器330可以具有可控可变输出(已调节)电压。例如，在上文提到的示例情况下，已调节输出电压可以是1.8V，或者可以从该标称电压升压它(例如按照若干不同数量中的任何数量至最大值，例如可以是在标称量以上50％)，以支持更高速度的操作。更高可能电荷泵调节器电压提供更宽电荷泵动态电压范围，从而有助于支持高速操作。
对于低速操作，可以减小电源320(例如从3.0V减少至2.5V)以节省功率。数字电源(未示出，但是用于IC的电路的数字部分)也可以减小(例如从1.0V减少至0.85V)，以节省功率。当减小用于电荷泵调节器330的电源320时，也减少元件330的已调节输出电压。但是根据本发明，有用于即使在运用具有低电压的电源320时仍然升压已调节电压的选项。电荷泵调节器330可以使用例如可编程控制(由CRAM 110控制)的升压，来提供高输出电压。因而，即使将2.5V电源320用于调节器330，电路仍然可以提供宽输出(已调节)电压，并且因而提供宽的电荷泵32动态电压，以生成大于6GHz的VCO 34输出。
图13示出了若干CRAM 110元件输出的值可以如何确定已调节电压升压的若干可选值中的哪个值可由调节器330实施的例子。
将理解前文仅举例说明本发明的原理，并且本领域技术人员可以做出各种修改而不脱离本发明的范围和精神实质。例如，这里已经讨论的各种发明方面可以都在某些实施例中被一起使用，或者其它实施例可以运用本发明方面中的仅一个或者多个(但是少于所有)方面，并且如果运用本发明方面中的多个(但是少于所有)方面，则这可以涉及运用本发明方面的任何组合。作为可能修改的另一例子，在本公开内容全文中提到了特定参数值。在多数情况下，这些参数值仅为例子，并且如果希望则可以代之以使用其它适当参数值。

Claims (18)

1.一种集成电路，包括：
时钟和数据恢复(“CDR”)电路，用于对输入串行数据信号操作以从所述输入信号恢复数据信息，并且用于在重定时数据信号中输出恢复的数据信息，所述CDR电路包括可由第一控制信号控制以用多个不同方式中的任何方式工作的第一电路元件；以及
利用电路，用于监测所述重定时数据信号以便检测所述重定时数据信号中的通信改变请求，并且用于响应于检测到这样的通信改变请求，改变所述第一控制信号。
2.根据权利要求1所述的集成电路，其中所述第一电路元件包括用于按照多个不同频率缩放因子中的任一频率缩放因子来缩放所施加信号的频率的电路，并且其中所述第一控制信号影响所述第一电路元件运用所述频率缩放因子中的哪一个频率缩放因子。
3.根据权利要求2所述的集成电路，其中所述CDR电路包括参考时钟回路和数据回路，并且其中所述第一电路元件对所述参考时钟回路中的反馈信号操作。
4.根据权利要求2所述的集成电路，其中所述CDR电路包括参考时钟回路和数据回路，并且其中所述第一电路元件对所述数据回路中的反馈信号操作。
5.根据权利要求4所述的集成电路，其中所述CDR电路还包括第二电路，所述第二电路用于按照多个不同频率缩放因子中的任一频率缩放因子来缩放所述参考时钟回路中的反馈信号的频率，其中所述第二电路至少部分上由影响所述第二电路运用所述多个频率缩放因子中的哪一个频率缩放因子的第二控制信号控制，并且其中所述利用电路能够响应于检测到通信改变请求来改变所述第二控制信号。
6.根据权利要求5所述的集成电路，其中所述利用电路能够改变所述第一控制信号而不改变所述第二控制信号。
7.根据权利要求5所述的集成电路，其中所述利用电路能够改变所述第二控制信号而不改变所述第一控制信号。
8.根据权利要求5所述的集成电路，其中所述第一控制信号的改变并未影响所述第二电路的操作。
9.根据权利要求5所述的集成电路，其中所述第二控制信号的改变未影响所述第一电路元件的操作。
10.一种集成电路，包括：
时钟和数据恢复(“CDR”)电路，用于对输入串行数据信号操作以从所述输入信号恢复数据信息，所述CDR电路包括参考时钟回路和数据回路，所述参考时钟回路包括第一电路，所述第一电路用于按照第一组多个不同分频因子中的任一可选分频因子划分所述参考时钟回路中的第一反馈信号的频率，并且所述数据回路包括第二电路，所述第二电路用于按照第二组多个不同分频因子中的任一可选分频因子划分所述数据回路中的第二反馈信号的频率；以及
控制电路，用于产生分别向所述第一电路和所述第二电路施加的第一控制信号和第二控制信号，所述第一控制信号和所述第二控制信号用于分别影响所述第一电路和所述第二电路分别使用所述第一组多个分频因子和所述第二组多个分频因子中的哪一个分频因子。
11.根据权利要求10所述的集成电路，其中所述控制电路可以改变所述第一控制信号和所述第二控制信号中的任一个而不改变这些控制信号中的另一个。
12.根据权利要求10所述的集成电路，其中所述CDR电路将恢复的数据信息输出为重定时数据信号，并且其中所述控制电路监测所述重定时数据信号以发现通信改变请求，并且响应于这样的通信改变请求来改变所述第一控制信号和所述第二控制信号中的至少一个。
13.一种集成电路(“IC”)，包括：
锁相环(“PLL”)电路，包括相互闭环串联耦合的电荷泵电路、压控振荡器电路和相位-频率检测器电路；以及
用于向所述电荷泵电路供应可控可变量的电荷泵电流的电路。
14.根据权利要求13所述的集成电路，还包括：
可编程电路，用于控制所述用于供应的电路，以确定所述用于供应的电路向所述电荷泵电路供应的所述电荷泵电流的量。
15.根据权利要求13所述的集成电路，其中所述用于供应的电路向所述电荷泵电路供应电荷泵电流标称量的可控数目的倍数。
16.一种集成电路(“IC”)，包括：
锁相环(“PLL”)电路，包括相互闭环串联耦合的电荷泵电路、压控振荡器电路和相位-频率检测器电路；以及
可控可变电压调节器电路，用于向所述电荷泵电路供应已调节电压，所述已调节电压是可控可变的。
17.根据权利要求16所述的集成电路，还包括：
供电电路，用于向所述可控可变调节器电路供应具有供电电压的供电信号，所述可控可变调节器电路能够相对于所述供电电压可控地改变所述已调节电压。
18.根据权利要求16所述的集成电路，还包括：
可编程电路元件，用于控制由所述可控可变电压调节器电路供应的所述已调节电压。
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