CN1909441B - 宽范围和可动态重新配置的时钟数据恢复结构 - Google Patents

宽范围和可动态重新配置的时钟数据恢复结构 Download PDF

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Abstract

宽范围和可动态地重新编程的CDR结构在宽范围的操作频率下来恢复来自串行输入数据的嵌入时钟信号。为了支持宽范围的数据率,所述CDR结构包括多个操作参数。这些操作参数包括各种预/过分频器设置、电荷泵电流、环滤波器以及带宽选择,以及VCO档位。所述参数可以被动态地重新编程而不需要断电所述电路或者PLD。这允许所述CDR电路在各种标准和协议之间执行中切换。

Description

宽范围和可动态重新配置的时钟数据恢复结构

[0001] 相关申请交叉引用

[0002] 本申请要求提交于2005年8月3日的美国临时专利申请第60/705,534号的权利, 该申请在此以引用的方式全部并入本文。

技术领域

[0003] 本发明通常涉及时钟数据恢复电路,并且更特别地涉及宽范围和可动态重新配置的时钟数据恢复电路,可在可编程逻辑器件上或者与该可编程逻辑器件联合提供上述电路。

背景技术

[0004] 一种在设备之间发信号的日益重要的类型是将时钟信号信息嵌入到串行数据流中来发信号,以便不需传送独立的时钟信号。例如,数据可以在若干连续串行数据字的“包或分组(packet)”中被串行传输,该若干相继串行数据字的“包”跟随在包含具有预先确定样式的二进制一和零的若干训练比特(training bits)的串行“报头”之后。时钟信号信息通过在那个信号中的高到低和/或低到高的转换,而被嵌入在数据信号中,所述信号在特定数量的时钟信号循环之内,必须具有至少一个高到低或者低到高的转换。在接收器或接收机处,从用于适当处理所述数据信号中的数据的时钟信号来“恢复”该时钟信号。在这里为了方便,这种通常类型的发信号一般被称为“时钟数据恢复”或者“CDR”发信号。

[0005] 目前,CDR发信号被用在许多不同的发信号协议中。这些协议关于诸如时钟信号频率、报头配置、包大小、数据字长度、并行信道数量等等的参数而变化。

[0006] 可编程逻辑器件(“PLD”)是众所周知的,例如,正如通过ClifT等人的美国专利第5,689,195号、Cliff等人的美国专利第5,909,126号、Jefferson等人的美国专利第 6,215,326号,以及Ngai等人的美国专利第6,407,576号的参考资料所显示的。一般而言, PLD是可编程的通用集成电路器件,以执行宽范围的逻辑任务中的任何逻辑任务。通用PLD 并不是不得不设计成和构建成用于执行不同逻辑任务的分离逻辑电路,而是可以不同的方式编程通用PLD以执行那些不同的逻辑任务。许多电子电路和系统的制造者发现PLD是提供他们需要生产的各种部件的有优点的方式。

[0007] CDR发信号是这样一种领域,在该领域中非常需要具有支持大量通信标准的能力。 由于CDR发信号消除了紧密路由的信号要求,因此可以创建具有许多不同的独立时钟域的系统。这些时钟域可以支持多种通信标准和协议。例如,GIGE、XAUI、PIPE、SONET以及PCI-E 只是可以支持使用CDR发信号的标准和协议的例子。这些标准和协议可以指定宽范围的数据率以支持各种应用。因此,将需要提供高性能、低能耗的CDR结构,所述结构跨过宽范围的数据率是可操作的。另外,将进一步需要提供可动态重新配置的CDR结构,以执行中或实时地(on-the-fly)支持各种这些协议和标准而不干扰所述器件的其他部分。

[0008] 本发明还包括操作上面概述类型的电路的方法。

[0009] 本发明进一步的特征、它的性质和各种优势,将由附图和下面的详细描述而变得更加明显。 发明内容

[0010] 根据本发明的实施例,配置⑶R电路,其可包括⑶R接收器电路、⑶R发送器电路, 和/或⑶R接收器和⑶R发送器电路二者。本发明的⑶R电路优选地是大型可编程的,并且可以被包含在具有其他PLD电路的集成电路上,或者它至少部分地被包含在分离的集成电路上。如果CDR电路至少部分地处于分离的集成电路上,它可以被配置为更有效地便于其耦合到更加传统的PLD集成电路(例如,在PLD普通插件中)。

[0011] 根据本发明的CDR接收器电路优选地从将被处理的CDR数据信号源,或者从另一个适合的参考时钟信号源接收参考时钟信号。所述参考时钟信号的频率具有与CDR数据信号的时钟频率的已知的联系,但是它不必与所述CDR数据信号同相。虽然对分离参考时钟信号的需求偏离了典型的CDR发信号,但是它协助使得本发明的电路是可编程的,以在任何宽范围的CDR频率上操作成为可能。并且由于所述分离参考时钟信号不需要与所述CDR 数据信号具有任何特定的相位关系,因此不存在关于参考时钟信号和CDR数据信号之间的可能的相位偏移(skew)(例如,相位移动)的限制。(与相位偏移相关的问题是使用CDR发信号的首要动机之一,这是因为对于CDR发信号,所述时钟信号被嵌入在所述数据信号中, 因而绝不可能变得相对于所述数据信号具有相位偏移。)所述参考时钟信号可以被一个或者多个时钟分频器分频以减少对操作在最大参考时钟速度的CDR电路需求。另外,该时钟分频器可以允许CDR电路的多个块被这个分频参考时钟源所训练,使所述电路能支持多晶 (multi-crystal)和/或独立信道操作。

[0012] CDR接收器电路使用参考时钟信号和CDR数据信号以恢复来自CDR数据信号的嵌入的时钟信号。在这个CDR数据信号时钟的恢复中使用的不同的参数和选择优选地是可编程的,以支持不同的通信标准和协议。例如,除了多个参考时钟分频器设置以外,CDR电路还可包括与电路的电荷泵块、环路滤波器块,以及压控振荡器(VCO)块有关的可编程选择。 所恢复的时钟信号可以被用于解串CDR数据信号,重复使用优选地可编程参数例如字长参数。接下来,被解串的数据可被同步或者缓冲,以在不同的时钟状况中进行处理(例如,根据在与CDR电路有关联的更加传统的PLD电路中的时钟信号)。

[0013] 除了通过多种电路设置和选择支持宽范围的数据率以外,该CDR电路优选地可动态重新配置,以执行中满足各种通信标准和协议的需要。因此,CDR电路可以被编程以满足一个通信标准,并且接着被动态地编程以满足另一通信标准。这也使得CDR电路能够在其他信道保持操作的同时重新编程一个信道。动态地重新编程CDR电路也消除了断电PLD以重新配置所述装置的需求。

[0014] 本发明的进一步特征、其特性及各种优点,将从附图和随后详细的描述而变得更加明显。

附图说明

[0015] 图1是根据本发明的示例性CDR电路的简化方块图;

[0016] 图2是根据本发明的、示于图1的电路的典型部分的示例性实施例的简化示意性方块图;[0017] 图3是根据本发明的、示于图1的电路的典型部分的示例性实施例的更详细的但仍然是简化的示意性方块图;

[0018] 图4是根据本发明的、示于图1的CDR电路的示例性实施例的更详细的但仍然是简化的示意性方块图;

[0019] 图5是根据本发明的使用可编程逻辑资源、多芯片模块、或者其他合适的装置的示例性系统的简化示意性方块图;以及

[0020] 图6是根据本发明的一个实施例的用于动态重新配置图4的⑶R电路的示例性步

马聚ο

具体实施方式

[0021] 图1显示了根据本发明的⑶R发信号设备100的示例性实施例。⑶R发信号设备 100可以包括⑶R信号源110和⑶R核心电路116。⑶R信号源110可以包括⑶R数据信号源112和参考时钟信号源114。CDR数据信号源112可以是常规的。如果需要,所述信号可以被施加到常规的差动发信号驱动器以生成一对差动CDR数据输出信号。差动信号是可选的,并且⑶R数据信号111可以替代地在信号导线上被传输,如图1所描述的。⑶R核心电路116可以接收⑶R数据信号111和参考时钟信号113。尽管在图1的示例中,⑶R核心电路116从CDR信号源110接收参考时钟信号113,但参考时钟信号113可以来自其他合适的参考时钟信号源。

[0022] ⑶R核心电路116可以尝试恢复⑶R数据信号源112的嵌入时钟信号。典型地, 使用至少一个⑶R核心电路116之内的锁相环(“PLL”)完成对所述嵌入时钟的恢复。 ⑶R核心电路116可以操作在两个基本模式之一。⑶R核心电路116当处于锁定到参考 (lock-to-reference) ( “LTR”)模式的时候可以使用一个反馈回路,而在处于锁定到数据 (lock-to-data) ( “LTD”)模式的时候使用另一种反馈回路。在某种情况下,⑶R电路116 必须从LTR模式转换到LTD模式以便开始数据恢复。接下来,CDR电路116可以在导线122 上输出被恢复的时钟信号,并且在导线117上输出被恢复的数据信号。可选地,这两个信号中的一个或者两个可以被施加到解串器118,其可以将被应用的重新定时的串行数据转化为并行数据120。在提交于2001年3月13日的Aimg等人的美国专利申请第2001/0033188 号中更详细的显示了与PLD电路相关联的CDR电路,该申请在此以引用的方式全部并入本文。

[0023] 图2显示了示于图1的⑶R电路的示例性部分的简化方块图。⑶R电路200可以包括相位频率检测器(“PFD”)块202、电荷泵和环路滤波器块206、反馈计数器块204,以及VCO块208。电路200基本上是锁相环(“PLL”)并且将因此有时在本文中这样称呼电路200。当所述CDR处于LTR模式的时候,这个回路可以被使用。参考时钟信号201由PFD 块202接收。可以是常规的PFD块202将参考时钟信号201的相位和频率与反馈计数器块 204的反馈信号205相比较。PFD块202被配置为输出指示反馈信号205是否应该加速或者减速以更好地匹配参考时钟信号201的相位和频率的信号(或者一对信号)。因此,PFD 块202可以输出指示它的两个输入信号之间的相位和频率误差的信号。在一些实施例中, 当所述CDR电路已经转换到LTD模式时,为了最小化相位的相位偏移或偏斜(skew)和其他失真,对于每个参考时钟沿PFD块202可产生最小的上下相等的电流脉冲。[0024] 电荷泵/环路滤波器块206结合所述输出信号或者PFD块202的信号,并且增加或者移除来自所述环路滤波器中的回路控制点的合适数量的电荷。接下来,这减缓或者加速了 VCO块208中的VC0。结果使得VCO块208的输出信号在相位和频率方面更好地匹配了参考时钟信号201。在一些实施例中,当所述CDR电路处于LTD模式时,电荷泵/环路滤波器块206包括调整器或稳压器(例如,1. 8V调整器),其调整来自另一个电源的电荷泵电源以使所述电荷泵可以提供相等的上和下电流到环路滤波器。所述调整器也可以提高电源噪声抑制率,以使得来自所述电源的任何噪声在到达所述电荷泵之前被过滤掉。所述电荷泵也可以包括单位增益运算放大器以补偿因为电荷共用所造成的电荷损失。因此,可实现快速恢复到VCO控制电压以帮助控制自所述环路滤波器增加或者移除的电荷数量。最后, 所述电荷泵还可包括补偿回路,其用于控制所述切换点以确保跨过宽范围的控制电压(例如,从0. 25V到1. 45V)的相等的上或下电流。

[0025] VCO块208可以包括具有用于上级噪声性能的电压调整器的两级的差动环压控振荡器。在一些实施例中,所述VCO具有多于一个支持宽范围频率的档位(gear)(或者带宽选择)。例如,可以定义高档位和低档位。这些档位可以对应于可编程VCO电容负载。例如,所述高档位可以通过使用较低电容负载来支持高频操作。所述高档位可能产生较高的 VCO相位噪声。所述低档位可以使用较高的电容负载来支持较低的频率,同时伴有较低的 VCO相位噪声。尽管在一些实施例中可能使用两个档位,但是在其他实施例中可定义任何数量的档位(例如,可定义五个档位——高,高-中,中,中-低,低)。每个档位都被设计为支持多种不同的应用。这允许所述CDR电路对宽范围的数据率是可兼容的。VCO块208 可以在导线209上生成四个块信号,它们都具有相同的频率但是相对于彼此有相位上的偏移。CLKO和CLK180可以被用于取样偶与奇数据位,而CLK90和CLK270可以被用于检测转换沿。当所述电路处于LTD模式时,所述时钟信号可以被用于恢复数据。所述被恢复的时钟也可以被提供给放置于所述CDR电路后的解串器块。

[0026] VCO块208的输出还可由反馈计数器204接收,所述反馈计数器204可以采用一个或者多个比例因子去除所述信号频率。所述比例因子可以是可编程的。例如,所需比例因子可以被存储在一个或者多个可编程功能控制元件中(“FCE”)。在一些实施例中,所述比例因子可以将调谐范围扩展到从低于300MHz —直到3. 25GHz。

[0027] 图2的电路可以以被控的方式复位。例如,当在PLL中检测到锁定条件丧失时,复位信号203可以复位所述PLL。当动态地重新配置所述电路的时候,复位信号203也可以复位电荷泵/环路滤波器块206和/或VCO块208。

[0028] 图3是⑶R电路300的简化方块图,其同时显示了图2的下面的LTR反馈回路和上面的LTD反馈回路。除了 PFD块304、电荷泵/环路滤波器块306、VCO块308,以及反馈计数器块312,电路300还可以包括相位检测器块302和锁定检测块310。相位检测器块 302、电荷泵/环路滤波器块306,和锁定检测块310可以产生上面的LTD反馈回路。类似于图2描述的环路,这个上面的反馈回路就像PLL —样操作并且有时在此被称为数字式锁相环(“DPLL”)电路。

[0029] 相位检测器块302同时接收⑶R数据信号301和来自VCO块308的反馈时钟信号输出315。在一些实施例中,相位检测器块302可以从VCO 308接收两个反馈时钟信号。这些信号之一可以用于与所述CDR数据信号中的上升沿的比较,同时其他信号可用于与数据信号中的下降沿的比较。相位检测器块302比较它接收的信号的相位并且产生用于电荷泵 /环路滤波器块306的输出信号。来自相位检测器块302的输出信号可以指示反馈时钟信号315是否需要被加速或者减速,以更好地对CDR数据信号源中的相位转换起到作用。因此,所述信号或者输出自相位检测器块302的信号可能与CDR数据信号301和反馈时钟信号315之间的相位误差成比例。

[0030] 电荷泵/环路滤波器块306处于LTD模式时可以接听来自相位检测器块302的信号,而其处于LTR模式时接听来自PFD块304的信号。电荷泵/环路滤波器块306可以输出它的上和下控制信号到锁定检测块310。当反馈时钟信号315和参考时钟信号303的频率相同(或者在某可编程范围之内)时,锁定检测块310可以对发出锁定条件信号。所述锁定信号可以作为锁定信号314从锁定检测块310输出。VCO块308可以在导线(一条或多条)316上输出恢复的时钟信号。

[0031] 图4显示根据本发明的一个实施例的图1的CDR电路的更详细,但是仍然被简化的方块图。⑶R电路400包括一些配置选择。这些选择允许⑶R电路400的所有主要块被重新配置以满足新的规范,需要,和/或数据率。在一些实施例中,⑶R电路400在执行中被动态地重新配置而不需要断电PLD,线卡,或者系统。尽管⑶R电路400显示了通过许多不同的⑶R电路400的输入的主要配置选择,也存在其他的配置选择去定制⑶R电路400的操作以满足最严格的规范。例如,CDR电路400可以包括不同的分频器设置、电荷泵电流设置、环路滤波器和带宽选择,以及VCO设备设置,正如下面更详细描述的。

[0032] 正如对关于图3的电路300和图2的电路200所描述的,CDR电路400可包括相位检测器块406、PFD块408、电荷泵/环路滤波器块410、锁定检测块414,以及VCO块412。 一般地,CDR电路400使用参考时钟信号403和CDR数据信号407去恢复来自所述CDR数据信号的嵌入时钟信号。为了在宽范围的频率上操作,CDR电路400可以接受若干配置选择。 这些选择可以是用户可编程的。例如,时钟选择信号405可被输入到时钟计数器404。时钟计数器404可以被操作以将参考时钟信号403除以所需因子。通过去除所述参考时钟信号,在最大参考时钟速度下操作CDR电路的需要可以被消除。另外,时钟计数器404可以允许CDR电路的多重时钟被这个被除的参考时钟源所训练,使所述电路能够支持多晶和/或独立信道操作。尽管图4中只描述了一个时钟计数器,但在一些实施例中⑶R电路400可包括多于一个的时钟计数器404和时钟选择信号405的示例。例如,第一时钟计数器可以有选择地将参考时钟信号405除2,而被放置在第一时钟计数器之后的第二时钟计数器可以有选择地以2或者4去除参考时钟信号405。基于时钟选择输入信号,这将导致总参考时钟被除以8。

[0033] ⑶R电路还可包括一个或者多个反馈时钟分频器。在图4的示例中,⑶R电路400 包括L计数器416和M计数器418。L计数器416可以被用在LTD和LTR两种模式中,而M 计数器418仅仅可以被用在LTR模式中。L计数器416和M计数器418的输入分别可以是 L分频器选择信号417和M分频器选择信号419。在一个实施例中,选择信号417和419可以指示从1到25的不同的分频设置。然而L计数器416和M计数器418可以被操作以使用任何所需数来分频它们各自的输入。在一些实施例中,L计数器416可以将CDR电路400 的调谐范围扩展到从低至300MHz —直到3. 25GHz,并且提高VCO块412的性能。M计数器 418可以分频VCO块412的输出信号,其被用作PFD块408的反馈时钟。[0034] 下面的表1显示了 L计数器416、M计数器418、参考时钟计数器404,及VCO和参考时钟的频率示例性设置。表1中的设置仅仅是示范性的设置,被所述CDR电路的一个实施例所使用,以支持一些通常的通信协议和标准。表1中的标准并不是穷举性的,可支持其他标准。实际的设置将会有所不同,这取决于,例如,被使用的参考时钟分频器的数量、环路滤波器和VCO带宽选择、精确的⑶R实现方式,以及所需应用。

[0035] 表1示例性的CDR电路设置

Figure CN1909441BD00101

[0036] 除了上述设置外,电荷泵/环路滤波器块410可以作为输入接收环路滤波设置 411。环路滤波设置411可以被用于调整所述环路滤波器中的可编程电容负载和阻抗设置。 在一些实施例中,环路滤波设置411是四位设置。两位可被用来编程所述环路滤波器的电阻设置,并且两位可被用来编程所述环路滤波器的电容负载。其他不同的电荷泵电流设置和环路滤波器设置可以被用来提高所述反馈环路的带宽。例如,为了改变所述VCO输出负载,可以如上所述地定义高档位和低档位。这些档位可以对应于可编程VCO电容负载。所述高档位可以通过使用较低的电容负载支持高频率操作。所述高档位可以导致较高的VCO 相位噪声。所述低档位可以通过使用较高的电容负载支持更低的频率操作,并伴有较低的 VCO相位噪声。通过使用多于一个的VCO档位,电路400可以支持宽范围的⑶R数据率。

[0037] 为了使用非常高的数据率(例如,达到3. 25GHz)的高性能,几乎在所有主要的CDR 块中都使用了动态触发器。由于这些触发器对于阈值以下的泄漏是敏感的,所述阈值以下的泄漏在所述CDR电路操作在非常低的数据率时,可能导致功能故障,一种灵活的保持器和触发器菊花链(daisychain)结构被用于阻止在低数据率下的CDR故障。另外,为了对抗控制信号噪声,广泛地使用调整器以提高电源噪声率。另外,当CDR未激活以减少功耗时, 所有的CDR块可以被断电。为了进一步减少功耗,所述VCO可以被精心设计为与更传统的 LC储能电路类型的VCO相对的差动环振荡器。

[0038] 锁定控制器块402可以生成用于在LTD和LTR模式之间切换⑶R电路400的信号。一旦在LTD模式中,CDR电路400可开始恢复来自所述CDR数据输入信号的串行数据。 锁定控制器块402的操作可被锁定检测块414的输出所控制。锁定控制器块402可比较在训练反馈时钟和参考时钟之间的PPM频率差异。当这两个时钟之间的差异处于某些用户可编程的阈值之下,并且PPM频率锁定输入被设置时,锁定控制器块402可输出频率锁定信号到电荷泵/环路滤波器块410。这个信号可以使得电荷泵/环路滤波器块410收听相位检测器块406或者PFD块408之一。这有效地引起⑶R电路400在LTR和LTD模式之间的转换。尽管如图4所示的锁定控制器402被集成到CDR电路400中,但是锁定控制器402可以整个或者部分地处于分离的集成器件或者集成电路上。

[0039] 所被恢复的数据可被输入到串行回送块420。这个块可以包括高速多路复用器,该多路复用器获得所被恢复的数据和来自相位检测器块406的时钟,并且将所被恢复的数据路由到传输缓冲器。接着,回送块420的数据输出可按照需要,用来重新路由或者重新广播所述串行数据到所需的另一器件。

[0040] 图5例示说明了根据本发明实施例的,在数据处理系统中的可编程逻辑资源502, 多芯片模块504,或者其他器件(例如,ASSP, ASIC,全定制芯片,专用芯片)。数据处理系统500可包括一个或者多个下述元件:处理器506、存储器508、I/O电路510,和外围设备 512。这些元件通过系统总线或者其他互连520被耦合在一起,并被组装在电路板530上, 电路板530包含在终端用户系统MO中。例如,互连520可以包括标准PCI,PCI-X,或者 PCI-Express互连技术。

[0041 ] 图6显示了动态地重新配置本发明的⑶R电路的示例性步骤600。动态地重新配置允许所述电路支持新的标准,协议,或者数据率而不需要断电所述PLD,线卡(line card), 或者所述系统。执行中动态重新配置可能在许多条件下都是有用的,特别是当一个信道需要被重新编程而其他的信道保持操作时。本文所描述的所有CDR设置可以根据需要被同时地或者独立地更新。

[0042] 在示例性的方法600中的第一步是为PLD加电并且加载缺省⑶R RAM设置。这个发生在步骤602。在判定块604,所述电路可以确定是否准备好进行操作。一旦所述⑶R电路准备好进行操作,在步骤606,普通的CDR操作可以基于所述缺省RAM设置而开始。在判定块608,所述电路可确定CDR是否需要被重新配置。如果需要重新配置,所述相位检测器和PFD复位信号可以被声明(assert),从而以受控方式复位这两个块。所述CDR数据路径还可以在步骤610被禁止。在步骤612,所述⑶R设置可以被重新编程。在一个实施例中, MDIO(管理数据I/O)接口可以被用于编程可被⑶R电路访问的⑶R配置寄存器组。在新的设置被编程后,在步骤614,在步骤610中被声明的复位信号可以被释放并且所述数据路径可以被使能。最终,在步骤616,当CDR锁定检测信号变为高电平时,CDR数据被正确地恢复。此外,可根据需要在线地或动态地执行重新配置。

[0043] 实际上,过程600所示的一个或者多个步骤可以与其他步骤结合,以任何适合的

11顺序执行,或者并行执行一例如,同时地或者实质上同时地一或者被删除。例如,在判定块 608重新配置所述CDR电路的决定可以在基于步骤606的缺省设置的正常操作之前被进行。

[0044] 可以理解的是,前述内容仅仅是本发明的原理的示例性说明,并且本领域技术人员可以做出各种修改而不脱离本发明的范围和精神。例如,本文描述的CDR选择仅仅是示例性的。存在其他可能与其等价或者更适合的配置选择,其支持CDR应用的广泛种类。

[0045] 所给出的本发明的上述实施例是说明性的而非限制性的,并且本发明仅由所附权利要求限定。

Claims (21)

1. 一种用于接收和处理⑶R信号的宽范围⑶R电路,所述⑶R电路包括: 用于接收⑶R数据信号的装置;用于接收参考时钟信号的装置;用于利用第一用户可编程数值分频所述参考时钟信号以产生被分频的参考时钟信号的装置;用于利用第二用户可编程数值分频第一反馈时钟信号到相位检测器电路的装置; 连接到分频所述第一反馈时钟信号的装置的、用于进一步通过第三用户可编程数值分频所述第一反馈时钟信号从而产生第二反馈时钟信号到相位频率检测器电路的装置;用于施加所述被分频的参考时钟信号到所述相位频率检测器电路以用于和所述第二反馈时钟信号比较的装置;用于输出从所述CDR数据信号恢复的时钟信号的装置;以及用于在不断电所述CDR电路而复位所述相位检测器电路和所述相位频率检测器电路的情况下通过改变所述第一用户可编程数值、第二用户可编程数值和第三用户可编程数值中的至少一个重新配置所述CDR电路的装置,其中所述相位检测器电路和所述相位频率检测器电路是不同的并且耦合到复位信号,当重配置所述CDR电路时声明该复位信号而不复位所述CDR电路内除了所述相位检测器电路和所述相位频率检测器电路之外的电路。
2.根据权利要求1的⑶R电路,其进一步包括用于动态地重新编程所述第一用户可编程数值、所述第二用户可编程数值和所述第三用户可编程数值的装置。
3.根据权利要求2的CDR电路,其中所述动态地重新编程所述第一用户可编程数值、所述第二用户可编程数值和所述第三用户可编程数值的装置允许所述CDR电路被重新编程而不需要断电所述CDR电路。
4.根据权利要求1的CDR电路,其中所述参考时钟信号具有与所述CDR数据信号的预先确定关系。
5.根据权利要求4的CDR电路,其中所述预先确定关系包括一比例因子。
6.根据权利要求1的⑶R电路,其中所述用于接收⑶R数据信号的装置关于至少一个操作参数是可编程的。
7. 一种用于接收和处理⑶R信号的宽范围⑶R电路,所述⑶R电路包括: 相位检测器电路,其被配置以接收CDR数据信号;第一时钟计数器电路,其被配置以利用第一用户可编程数值来分频参考时钟信号以产生被分频的参考时钟信号;第二时钟计数器电路,其被配置以利用第二用户可编程数值来分频第一反馈时钟信号到所述相位检测器电路;第三时钟计数器电路,其连接到所述第二时钟计数器电路并被配置为通过第三用户可编程数值进一步分频所述第一反馈时钟信号以产生第二反馈时钟信号;相位频率检测器电路,其被配置为接收所述被分频的参考时钟信号和所述第二反馈时钟信号并比较所述被分频的参考时钟信号和所述第二反馈时钟信号;输出电路,其被配置以输出从所述被接收的CDR信号恢复的时钟信号;以及控制电路,其被配置为在不断电所述CDR电路而复位所述相位检测器电路和所述相位频率检测器电路的情况下通过改变所述第一用户可编程数值、第二用户可编程数值和第三用户可编程数值中的至少一个重新配置所述CDR电路,其中所述相位检测器电路和所述相位频率检测器电路是不同的并且耦合到复位信号,当重配置所述CDR电路时声明该复位信号而不复位所述CDR电路内除了所述相位检测器电路和所述相位频率检测器电路之外的电路。
8.根据权利要求7的CDR电路,其进一步包括I/O接口,该I/O接口用来动态地重新编程所述第一用户可编程数值、所述第二用户可编程数值和所述第三用户可编程数值。
9.根据权利要求8的CDR电路,其中所述I/O接口允许所述CDR电路被重新编程而不需要断电所述CDR电路。
10.根据权利要求7的CDR电路,其中所述参考时钟信号具有与所述CDR数据信号的预先确定关系。
11.根据权利要求10的⑶R电路,其中所述预先确定关系包括一比例因子。
12. 一种用于动态地重新配置宽范围⑶R电路的方法,所述方法包括:从存储器接收至少一个缺省CDR操作参数;在相位检测器电路接收CDR数据信号,并在相位频率检测器电路接收参考时钟信号;接收至少一个用户定义CDR操作参数;响应于接收所述至少一个用户定义CDR操作参数,来复位所述相位检测器电路和所述相位频率检测器电路,其中所述相位检测器电路和所述相位频率检测器电路是不同的并且耦合到复位信号,当重配置所述CDR电路时声明该复位信号而不复位所述CDR电路内除了所述相位检测器电路和所述相位频率检测器电路之外的电路;以及至少部分地基于所述至少一个用户定义CDR操作参数,来重新配置所述CDR电路而不需要断电所述CDR电路,其中重新配置所述CDR电路包含利用第一操作参数来分频所述参考时钟信号,利用第二操作参数来分频第一反馈时钟信号到所述相位检测器电路,以及利用第三操作参数进一步分频所述第一反馈时钟信号以产生第二反馈时钟信号到所述相位频率检测器电路。
13.根据权利要求12的方法,其中所述至少一个用户定义CDR操作参数允许所述CDR 电路支持至少一个选自PCI-E、CEI、GIGE、XUAI、S0NET0C-48以及SONET OC-12组成的组中的通信标准。
14.根据权利要求12的方法,其中所述至少一个用户定义的CDR操作参数是经由I/O 接口接收的。
15.根据权利要求14的方法,其中所述I/O接口包括MDIO接口。
16. 一种可动态地重新配置的宽范围⑶R电路,所述⑶R电路包括:存储器,其用于存储至少一个缺省CDR操作参数;相位检测器电路,其被配置以接收CDR数据信号;相位频率检测器电路,其被配置以接收参考时钟信号;I/O接口,其被配置以接收至少一个用户定义⑶R操作参数,并以所述至少一个用户定义CDR操作参数重新编程所述至少一个缺省CDR操作参数,其中所述至少一个用户定义CDR 操作参数包含参考时钟信号分频参数,用于对到所述相位检测器电路的第一反馈时钟信号进行分频的分频参数和用于对所述第一反馈时钟信号进一步分频从而产生到所述相位频率检测器电路的第二反馈时钟信号的第二分频参数;以及复位电路,其被配置以复位所述相位检测器电路和所述相位频率检测器电路,其中所述I/O接口被配置为在不断电所述CDR电路的情况下用所述至少一个用户定义的CDR操作参数重新编程所述至少一个缺省CDR操作参数,其中所述复位电路被配置为在所述I/O接口重新编程所述至少一个缺省CDR操作参数的同时复位所述相位检测器电路和所述相位频率检测器电路,并且其中所述相位检测器电路和所述相位频率检测器电路是不同的并且耦合到由所述复位电路输出的复位信号,所述复位电路进行操作而不复位所述CDR电路内除了所述相位检测器电路和所述相位频率检测器电路之外的电路。
17.根据权利要求16的CDR电路,其中所述相位检测器电路是锁相环电路的部分。
18.根据权利要求16的⑶R电路,其中所述I/O接口包括MDIO接口。
19.根据权利要求16的CDR电路,其中所述至少一个用户定义CDR操作参数允许所述 CDR 电路支持至少一个选自 PCI-E、CEI、GIGE、XUAI、SONET 0C-48 以及 SONET OC-12 组成的组中的通信标准。
20.根据权利要求16的CDR电路,其中所述至少一个缺省CDR操作参数是用户可编程的。
21.根据权利要求16的CDR电路,其中所述复位电路被配置为复位所述相位检测器电路和所述相位频率检测器电路中的至少一个,同时所述I/O接口重新编程所述至少一个缺省⑶R操作参数。
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