CN102832172A - 一种低压金属栅互补金属氧化物半导体及其制备方法 - Google Patents
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Abstract
本发明涉及半导体制备工艺，提供一种低压金属栅互补金属氧化物半导体及其制备方法，用以提高低压金属栅互补金属氧化物半导体的产品质量，降低产品报废率。该方法为：在制作低压金属栅互补金属氧化物半导体的过程中，在沉积介质层之前，增加了一层起铺垫作用的热氧化层，由于热氧化层的缓冲，有效减小了介质层与N型硅衬底的硅片表面的应力，降低了该硅片表面的电荷密度，有效提升了N型硅衬底上制作的NMOS及PMOS阈值电压的稳定性，从而提高了硅片的成品质量，进而显著了降低了硅片报废率。
Description
技术领域
本发明涉及半导体制备工艺，特别涉及一种低压金属栅互补金属氧化物半导体及其制备方法。
背景技术
传统工艺中，广泛使用的1.5V低压金属栅金属氧化物半导体如图1所示，当栅氧厚度为500埃以下时(例如，350埃)，晶片P型区域介质层的厚度和栅氧厚度一样也是500埃以下(例如，350埃)；介质层过薄，经过后续金属蚀刻工艺，介质层会被完全蚀刻干净，甚至会蚀刻到硅衬底，导致硅衬底表面损伤，使整个电路漏电。
为解决上述问题，参阅图2所示，目前通常采用的制备方法为：在硅衬底上做完P型阱工艺，N型金属氧化物半导体(简称NMOS)源漏工艺，P型金属氧化物半导体(简称PMOS)源漏工艺后，将硅衬底的晶片表面氧化层完全去除，用低压汽相淀积设备(LPCVD)，对正硅酸乙酯(TEOS)进行热分解，形成二氧化硅，从而在经过上述工艺后的硅衬底表面淀积一层200埃左右的氧化层，经过900度高温致密，作为最终的介质层。这样，可以防止硅衬底表面在后续金属蚀刻工艺中被损伤，从而导致整个电路漏电。
然而，采用上述方法制备的低压金属栅金属氧化物半导体，在淀积的介质层(二氧化硅)与硅衬底的晶片表面(硅)内有很多不饱和键及断键，这样，在晶片表面会造成固定电荷累积，从而导致对PMOS及NMOS性能起决定性作用的阈值电压参数不稳定，即片内阈值电压均匀性差，甚至会导致晶片因阈值电压超出规范而报废。实际应用中，根据长期生产统计，采用现有制备工艺流程生产的低压金属栅金属氧化物半导体大约有1.5％的报废率。
发明内容
本发明实施例提供一种低压金属栅互补金属氧化物半导体的制备方法，用以提高低压金属栅互补金属氧化物半导体的产品质量，降低产品报废率。
本发明实施例提供一种方法包括：
一种低压金属栅互补金属氧化物半导体的制备方法，包括：
采用金属加工工艺制作N型硅衬底，并在所述N型硅衬底上形成P型阱区；
采用N型金属氧化物半导体NMOS源漏工艺在N型硅衬底的P型阱区上制作NMOS源区和漏区；以及采用P型金属氧化物半导体PMOS源漏工艺在N型硅衬底的非P型阱区上形成NMOS源区和漏区的N型硅衬底上制作PMOS源区和漏区；
在制作了NMOS和PMOS的N型硅衬底的表面制作热氧化层及介质层。
一种低压金属栅互补金属氧化物半导体，包括：
N型硅衬底，所述N型硅衬底上具有P型阱区；
N型金属氧化物半导体NMOS源区和漏区，设置在所述N型硅衬底的P型阱区；
P型金属氧化物半导体PMOS源区和漏区，设置在所述N型硅衬底的非P型阱区；
热氧化层，设置在所述N型硅衬底上，覆盖所述NMOS源区和漏区，以及所述PMOS源区和漏区；
介质层，设置在所述N型硅衬底上，覆盖所述热氧化层。
本发明实例中，在制作低压金属栅互补金属氧化物半导体的过程中，在沉积介质层之前，增加了一层起铺垫作用的热氧化层，由于热氧化层的缓冲，有效减小了介质层与N型硅衬底的硅片表面的应力，降低了该硅片表面的电荷密度，有效提升了N型硅衬底上制作的NMOS及PMOS阈值电压的稳定性，从而提高了硅片的成品质量，进而显著了降低了硅片报废率。
附图说明
图1为现有技术下在低压金属栅互补金属氧化物半导体制备工艺中获得的第一硅片结构示意图；
图2为现有技术下在低压金属栅互补金属氧化物半导体制备工艺中获得的第二硅片结构示意图；
图3为本发明实施例中低压金属栅互补金属氧化物半导体制备流程图；
图4为本发明实施例中在低压金属栅互补金属氧化物半导体制备工艺中获得的第一硅片结构示意图；
图5为本发明实施例中在低压金属栅互补金属氧化物半导体制备工艺中获得的第二硅片结构示意图；
图6为本发明实施例中在低压金属栅互补金属氧化物半导体制备工艺中获得的第三硅片结构示意图；
图7为本发明实施例中在低压金属栅互补金属氧化物半导体制备工艺中获得的第四硅片结构示意图。
具体实施方式
为了提高低压金属栅金属氧化物半导体的成品质量，降低报废率，本发明实施例中，在低压金属栅金属氧化物半导体制造工艺中，在淀积介质层前增加一层热氧化层，由于热氧化层是晶片表面硅与氧气在高温下反应生成的二氧化硅，因此晶片表面硅与二氧化硅的结合键要好于淀积的氧化层，因而，固定电荷密度也小于淀积的氧化层，从而令PMOS及NMOS的阈值电压稳定性明显提高，片内均匀性也明显改善，可以有效解决阈值电压异常引起的产品报废问题。
下面结合附图对本发明优选的实施方式进行详细说明。
参阅图3所示，本发明实施例中，制备低压金属栅金属氧化物半导体的详细流程如下：
步骤1：在硅衬底表面进行N型磷离子注入，调节N型磷离子浓度，形成N型硅衬底。
本发明实施例中，优选地，硅衬底采用的硅片(初始材料片)为掺杂磷的6寸N型<100>晶向硅衬底片，电阻率规格为4-7ohm.cm。
步骤2：在N型硅衬底的硅片表面采用热反应生长氧化层，较佳的，氧化层的厚度为1500埃。
步骤3：在N型硅衬底的指定位置形成P型阱区。
步骤4：将已沉积的氧化层去除后，在硅片表面采用热反应生长牺牲氧化层，较佳的，牺牲氧化层的厚度为300埃。
本实施例中，步骤1-4与传统工艺相同。
步骤5：采用NMOS(N型金属氧化物半导体)源漏工艺在经步骤1-4后的N型硅衬底的P型阱区上制作NMOS源区和漏区。
本实施例中，步骤5的具体执行方式如下：
首先，采用光刻工艺使用NMOS掩膜板对N型硅衬底进行光刻，形成NMOS的源区和漏区，NMOS的源区和漏区的具体位置如图4所示，其中，N+是在制作NMOS的源区和漏区时注入的材料，P+是隔离电极。
其次，在NMOS源区和漏区中注入磷离子，此步骤中注入的磷离子未在图4中标注。
本实施例中，因后续步骤中增加了一步热制程，NMOS会发生浓度变化，因此，NMOS中磷离子的注入剂量需要重新确定，较佳的，磷(P)离子的注入能量及剂量为50Kev，5E15ion/cm2，其中，剂量由优化实验得到，可以采用的取值分别为4.0E15ion/cm2、5.0E15ion/cm2或6.0E15ion/cm2，具体的剂量由NMOS掺杂阻值结果确定；
最后，采用干法加湿法去除光刻工艺中遗留的光刻胶。
具体为：使用桶式刻蚀机，通入氧气，利用产生的氧气等离子体与光刻胶反应，进行干法去胶20分钟，之后将硅片放入120度硫酸槽内，30分钟后将硅片表面光刻胶去除，冲水旋干。
步骤6：采用PMOS(P型金属氧化物半导体)源漏工艺在形成NMOS源区和漏区的N型硅衬底的非P型阱区上制作PMOS源区和漏区。
本实施例中，步骤6的具体执行方式如下：
首先，采用光刻工艺使用PMOS掩膜板对N型硅衬底的非P型阱区的指定位置进行光刻，形成PMOS的源区和漏区，PMOS的源区和漏区的具体位置如图4所示，其中，P+是在制作NMOS的源区和漏区时注入的材料，N+是隔离电极。
其次，在PMOS源区和漏区中注入硼离子，此步骤中注入的硼离子未在图4中标注。
本实施例中，因增加了一步热制程，PMOS会发生浓度变化，因此，PMOS中硼离子的注入剂量需要重新确定，较佳的，硼离子(B+)的注入能量及剂量为30Kev，1.2E14ion/cm2，其中，剂量由优化实验得到，可以采用的取值分别为4.0E15ion/cm2、5.0E15ion/cm2或6.0E15ion/cm2，具体的剂量由PMOS掺杂阻值结果确定。
最后，采用干法加湿法去除光刻工艺中遗留的光刻胶。
具体为：使用桶式刻蚀机，通入氧气，利用产生的氧气等离子体与光刻胶反应，进行干法去胶20分钟，之后将硅片放入120度硫酸槽内，30分钟后将硅片表面光刻胶去除，冲水旋干。
进一步地，在去除光刻胶后，还需要去除N型硅衬底的硅片表面上遗留的牺牲氧化层。
具体为：将硅片放入缓冲氧化硅蚀刻液(BOE)中600秒左右，硅片表面的氧化层被蚀刻干净。
步骤7：在制作了NMOS和PMOS的N型硅衬底的表面制作热氧化层及介质层。
本实施例中，步骤7的具体执行方式为：
首先，在制作了NMOS和PMOS的N型硅衬底表面，即硅片表面生长作为垫层的热氧化层，也称为PAD Oxide。
具体为，将硅片清洗后，将硅片置于氮气氛围的卧式石英炉管里，温度升至900度，通入氧气和二氯乙烯(O2+DCE)，在硅片表面发生干氧反应，反应式如下：
Si(s)+O2(g)→SiO2(s)(俗称干氧)；
参阅图5所示，50分钟后，在P离子掺杂区沉积约200埃左右(仅为举例)的氧化层，在N离子掺杂区沉积约500埃左右(仅为举例)氧化层，这是由于N离子掺杂区的硅片表面氧化层沉积速率快，然后在氮气氛围下降温出炉，在此过程中，硅片在步骤5，步骤6中经离子注入时损伤的晶格得到恢复。
其次，在沉积的热氧化层表面淀积氧化层。
具体为：使用低压化学汽相设备，通入TEOS(正硅酸乙酯)分解生成二氧化硅，反应温度650度至750度，反应压力200mtoor至1toor，反应时间200分钟，在N型硅衬底的硅片表面淀积氧化层，反应式如下：
Si(OC2H5)4(g)→SiO2(s)+反应副产物(g)
参阅图5所示，此时，N型硅衬底的硅片表面的P离子掺杂区有2200埃左右的氧化层，而N离子掺杂区有2500埃左右的氧化层。
最后，将淀积的氧化层进行致密，形成介质层。
具体为：将硅片置于氮气氛围的卧式石英炉管里，温度升至900度，较佳的，通入氮气30分钟，在高温下淀积的氧化层结构变的致密从而形成介质层，此时，缓冲氧化硅蚀刻液(BOE)蚀刻速率由致密前每分钟5000埃左右，变为致密后每分钟1800埃左右。本发明实例中，增加热氧化层的介质层，由于热氧化层的缓冲，有效减小了介质层与硅片表面的应力，并降低硅片表面的电荷密度，可以有效提升了NMOS及PMOS阈值电压的稳定性，提高了硅片的成品质量，进而显著了降低了硅片报废率。
经过上述实施例，可以在沉积了热氧化层和介质层的N型硅衬底的硅片表面的指定位置进行栅孔制作。参阅图6和图7所示，具体为：
首先，按照光刻工艺在沉积了介质层的N型硅衬底的硅片表面分布栅孔掩模板。
其次，采用湿法进行栅孔蚀刻。
其中，将光刻后的硅片放入缓冲氧化硅蚀刻液中120秒左右(仅为举例)，栅孔区域及N离子掺杂区域的介质层和热氧化层被蚀刻干净，此蚀刻时间由热氧化层BOE(缓冲氧化硅蚀刻液)的蚀刻速率每分钟880埃，及淀积的氧化层的蚀刻速率每分钟1800埃，在增加一定量的过蚀刻时间后计算得到；传统工艺因只有淀积氧化层形成的介质层，蚀刻时间较佳的为90秒。
最后，采用湿法去除光刻工艺中沉积的光刻胶；较佳的，将硅片放入120度硫酸槽内，30分钟后将硅片表面光刻胶去除，冲水旋干，接着，进行栅氧化，即在栅孔内沉积栅氧化层，简称栅氧。
较佳的，栅氧的制作过程为：将硅片置于氮气氛围的卧式石英炉管里，温度升至900度，通入同步骤7相同的气体〔氧气和二氯乙烯(O2+DCE)〕20分钟，在硅片上栅孔上方蚀刻净的区域生长350埃氧化层，然后通氮气30分钟，降温出炉，最后，阈值调整及退火；具体与传统工艺相同；如，参阅图7所示，在沉积栅氧的过程中，N型硅衬底的硅片表面上的N离子掺杂区域上也会生长出一层氧化层，但仅有栅孔上方的氧化层被称为栅氧。
基于上述实施例，在制作完栅孔后，还可以在制作了栅孔的N型硅衬底的硅片表面进行接触孔制作。参阅图7所示，具体为：
首先，按照光刻工艺在制作了栅孔的N型硅衬底的硅片表面分布接触孔掩模板。
其次，采用湿法进行接触孔蚀刻。
其中，将光刻后的硅片放入缓冲氧化硅蚀刻液中160秒左右，接触孔区域的氧化层(包括生长栅氧过程中沉积的氧化层和之前生长的热氧化层及介质层)被蚀刻干净，此蚀刻时间同样由热氧化层BOE(缓冲氧化硅蚀刻液)的蚀刻速率每分钟880埃，及淀积的介质层的蚀刻速率每分钟1800埃，在增加一定量的过蚀刻时间后计算得到。
最后，采用湿法去除光刻工艺中沉积的光刻胶人；较佳的，将硅片放入120度硫酸槽内，30分钟后将硅片表面的光刻胶去除，冲水旋干。
基于上述实施例可以采用传统工艺在硅片上进行铝布线及护层制作，以进一步完善低压金属栅金属氧化物半导体的制作。
基于上述实施例，参阅图5所示，本发明实施例，采用新设计的工艺流程生产了一种低压金属栅互补金属氧化物半导体，包括：
N型硅衬底，在N型硅衬底上具有P型阱区；
NMOS源区和漏区，设置在N型硅衬底的P型阱区；
PMOS源区和漏区，设置在N型硅衬底的非P型阱区；
热氧化层，设置在N型硅衬底上，覆盖NMOS源区和漏区，以及PMOS源区和漏区；
介质层，设置在N型硅衬底上，覆盖热氧化层。
相较于现有技术，本发明实例中，在制作低压金属栅互补金属氧化物半导体的过程中，在沉积介质层之前，增加了一层起铺垫作用的热氧化层，由于热氧化层的缓冲，有效减小了介质层与N型硅衬底的硅片表面的应力，降低了该硅片表面的电荷密度，有效提升了N型硅衬底上制作的NMOS及PMOS阈值电压的稳定性，从而提高了硅片的成品质量，进而显著了降低了硅片报废率。
进一步地，如图7所示，在上述低压金属栅互补金属氧化物半导体上，还包括：
栅孔，设置在N型硅衬底上，去除热氧化层和介质层的NMOS源区和漏区的非N离子掺杂区域，以及去除热氧化层和介质层的PMOS源区和漏区的非P离子掺杂区域。
进一步包括：
接触孔，设置在N型硅衬底上，去除热氧化层和介质层的NMOS源区和漏区的N离子掺杂区域，以及去除热氧化层和介质层的PMOS源区和漏区的P离子掺杂区域。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (12)
1.一种低压金属栅互补金属氧化物半导体的制备方法，其特征在于，包括：
采用金属加工工艺制作N型硅衬底，并在所述N型硅衬底上形成P型阱区；
采用N型金属氧化物半导体NMOS源漏工艺在N型硅衬底的P型阱区上制作NMOS源区和漏区；以及采用P型金属氧化物半导体PMOS源漏工艺在N型硅衬底的非P型阱区上形成NMOS源区和漏区的N型硅衬底上制作PMOS源区和漏区；
在制作了NMOS和PMOS的N型硅衬底的表面制作热氧化层及介质层。
2.如权利要求1所述的方法，其特征在于，采用N型金属氧化物半导体NMOS源漏工艺在N型硅衬底上制作NMOS源区和漏区，包括：
采用光刻工艺使用NMOS掩膜板对N型硅衬底进行光刻，形成NMOS的源区和漏区
在NMOS源区和漏区中注入磷离子；
采用干法加湿法去除光刻工艺中遗留的光刻胶。
3.如权利要求2所述的方法，其特征在于，在NMOS源区和漏区中注入的磷离子的剂量为：4.0E15ion/cm2、5.0E15ion/cm2或6.0E15ion/cm2。
4.如权利要求1所述的方法，其特征在于，采用P型金属氧化物半导体PMOS源漏工艺在N型硅衬底上制作NMOS源区和漏区，包括：
采用光刻工艺使用PMOS掩膜板对N型硅衬底进行光刻，形成PMOS的源区和漏区；
在PMOS源区和漏区中注入硼离子；
采用干法加湿法去除光刻工艺中遗留的光刻胶。
5.如权利要求2所述的方法，其特征在于，在PMOS源区和漏区中注入的硼离子的剂量为4.0E15ion/cm2、5.0E15ion/cm2或6.0E15ion/cm2。
6.如权利要求1-5任一项所述的方法，其特征在于，在制作了NMOS和PMOS的N型硅衬底的表面制作热氧化层及介质层，包括：
在制作了NMOS和PMOS的N型硅衬底表面，生长作为垫层的热氧化层；
在沉积的热氧化层表面淀积氧化层，并对淀积的氧化层进行致密形成介质层。
7.如权利要求6所述的方法，其特征在于，在制作了NMOS和PMOS的N型硅衬底表面，生长作为垫层的热氧化层，包括：
将制作了NMOS和PMOS的N型硅衬底清洗后，置于氮气氛围的炉管里，温度升至900度，通入氧气和二氯乙烯，在所述N型硅衬底表面发生干氧反应，生长为所述热氧化层。
8.如权利要求6所述的方法，其特征在于，制作所述热氧化层及介质层后，在沉积了热氧化层和介质层的N型硅衬底上采用光刻工艺进行栅孔制作。
9.如权利要求8所述的方法，其特征在于，进行栅孔制作后，在制作了栅孔的N型硅衬底上采用光刻工艺进行接触孔制作。
10.一种低压金属栅互补金属氧化物半导体，其特征在于，包括：
N型硅衬底，所述N型硅衬底上具有P型阱区；
N型金属氧化物半导体NMOS源区和漏区，设置在所述N型硅衬底的P型阱区；
P型金属氧化物半导体PMOS源区和漏区，设置在所述N型硅衬底的非P型阱区；
热氧化层，设置在所述N型硅衬底上，覆盖所述NMOS源区和漏区，以及所述PMOS源区和漏区；
介质层，设置在所述N型硅衬底上，覆盖所述热氧化层。
11.如权利要求10所述的半导体，其特征在于，还包括：
栅孔，设置在所述N型硅衬底上，去除所述热氧化层和介质层的NMOS源区和漏区的非N离子掺杂区域，以及去除所述热氧化层和介质层的PMOS源区和漏区的非P离子掺杂区域。
12.如权利要求10或11所述的半导体，其特征在于，还包括：
接触孔，设置在所述N型硅衬底上，去除所述热氧化层和介质层的NMOS源区和漏区的N离子掺杂区域，以及去除所述热氧化层和介质层的PMOS源区和漏区的P离子掺杂区域。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20121219 |