CN102820325B - 一种具有背电极结构的氮化镓基异质结场效应晶体管 - Google Patents

Abstract

本发明公开了一种具有背电极结构的氮化镓基异质结场效应晶体管， 从下至上依次主要由衬底，氮化铝成核层，P型铝铟镓氮缓冲层，氮化镓沟道层，氮化铝插入层及铝铟镓氮势垒层组成，在势垒层上形成有源极、漏极和栅极，源极及漏极与势垒层形成欧姆接触，栅极与势垒层形成肖特基接触，该氮化镓基异质结场效应晶体管还包括与衬底接触的背电极。本发明中的背电极通过调制器件缓冲层电势分布，增大二维电子气沟道与P型铝铟镓氮缓冲层之间的电势差，使沟道二维电子气与缓冲层内P型杂质达到完全耗尽，从而使器件沟道电场分布更加均匀，提升器件的击穿电压。

Description

一种具有背电极结构的氮化镓基异质结场效应晶体管

技术领域

本发明涉及半导体器件领域，具体是指一种具有背电极结构的氮化镓（GaN）基异质结场效应晶体管。

背景技术

氮化镓（GaN）基异质结场效应晶体管具有禁带宽度大、临界击穿电场高、电子饱和速度高、导热性能好、抗辐射和良好的化学稳定性等优异特性，同时氮化镓（GaN）材料可以与铝镓氮（AlGaN）等材料形成具有高浓度和高迁移率的二维电子气异质结沟道，因此特别适用于高压、大功率和高温应用，是电力电子应用最具潜力的晶体管之一。

图1为现有技术普通GaN HFET结构示意图，主要包括衬底，氮化铝（AlN）成核层，氮化镓（GaN）缓冲层，氮化铝（AlN）插入层，铝镓氮（AIGaN）势垒层以及铝镓氮（AIGaN）势垒层上形成的源极、漏极和栅极，其中源极和漏极与铝镓氮（AIGaN）势垒层形成欧姆接触，栅极与铝镓氮（AIGaN）势垒层形成肖特基接触。但是对于普通GaN HFET而言，当器件承受耐压时，由于栅极和漏极之间沟道二维电子气不能够完全耗尽，使得沟道电场主要集中在栅极边缘（如图6中所示），导致器件在较低的漏极电压下便被击穿。同时从源极注入的电子可以经过GaN缓冲层到达漏极，形成漏电通道，过大的缓冲层泄漏电流同样会导致器件提前击穿，无法充分发挥GaN材料的高耐压优势，从而限制GaN HFET在高压方面的应用。

在本发明提出以前，为了使栅极与漏极之间电场分布更加均匀，抑制缓冲层泄漏电流，提高器件击穿电压，通常使用以下方法：

使用场板技术[D.Visalli et al., “Limitations of FieldPlate Effect Due to the Silicon Substrate in AlGaN/GaN/AlGaN DHFETs”,IEEE Trans. Electron Devices, Vol. 57, No.12, p. 3333-3339 (3060)]。场板结构可以有效地耗尽其下的沟道二维电子气，扩展栅极与漏极之间的二维电子耗尽区域，使栅漏之间的电场分布更加均匀，从而达到提高击穿电压的目的。但场板结构依然无法完全耗尽栅极与漏极之间的沟道二维电子气，同时无法抑制缓冲层泄漏电流，不能充分发挥GaN材料的耐压优势，并且场板结构会引入额外的栅源或栅漏电容，降低器件频率特性。

在缓冲层内掺入碳、铁等杂质[Eldad Bahat-Treidel et al.，“AlGaN/GaN/GaN:C Back-Barrier HFETs With Breakdown Voltage of Over 1kV and Low R_ON×A”, Trans. on ElectronDevices, Vol. 57, No.11, p. 3050-3058 (3060)]。碳、铁等杂质会在GaN缓冲层内引入深能级电子陷阱，俘获从源极注入的电子，增大缓冲层电阻，同时被电子占据的陷阱有助于耗尽沟道中二维电子气，使器件沟道电场分布更加均匀。但是该技术不能完全耗尽沟道中的二维电子气，无法充分发挥GaN材料的耐压优势，同时碳、铁等杂质引入的深能级陷阱会导致诸如导通电阻增大、输出电流下降、电流崩塌效应和反应速度下降等负面影响。

使用表面电场降低（RESURF）技术，在缓冲层内引入P型杂质 [S.Karmalkar et al., “RESURF AlGaN/GaN HFET for High Voltage Power Switching”, IEEE Electron Device Letters,Vol. 22, No. 8, p. 373-375 (2001).]。带有RESURF结构的GaN HFET结构如图2所示，主要包括衬底，氮化铝（AlN）成核层，P型氮化镓（GaN）缓冲层，氮化镓（GaN）沟道层，氮化铝（AlN）插入层，铝镓氮（AlGaN）势垒层以及铝镓氮（AlGaN）势垒层上形成的源极、漏极和栅极。缓冲层中引入P型杂质后，二维电子气沟道和P型缓冲层之间形成一个p-n结。当器件处于反向偏置承受耐压时，由于栅级与漏极之间的p-n结被反向偏置，二维电子气沟道与P型缓冲层将会相互耗尽，沟道中二维电子气耗尽区扩展，使得沟道电场分布更加均匀，从而提高器件击穿电压。同时耗尽的P型GaN缓冲层可以有效地抑制缓冲层泄漏电流，进一步提升器件击穿电压。但对于图2所示的普通RESURF GaN HFET，当器件处于反向偏置时，二维电子气沟道和P型缓冲层之间的反向偏置电压不足以使沟道二维电子气和P型缓冲层完全耗尽，从而无法达到GaN材料的耐压极限。

发明内容

本发明所要解决的技术问题是提供一种具有背电极结构的氮化镓基异质结场效应晶体管，通过引入与衬底接触的背电极，调整器件缓冲层电势分布，使器件沟道电场分布更加均匀，提升器件击穿电压。

本发明的目的通过下述技术方案实现：一种具有背电极结构的氮化镓基异质结场效应晶体管，从下至上依次主要由衬底，氮化铝（AlN）成核层，P型缓冲层，氮化镓（GaN）沟道层，氮化铝（AlN）插入层及势垒层组成，在势垒层上形成有源极、漏极和栅极，源极及漏极与势垒层形成欧姆接触，栅极与势垒层形成肖特基接触，为了提升器件击穿电压，该氮化镓基异质结场效应晶体管还包括与衬底接触的背电极。

所述的P型缓冲层为P型Al_xIn_yGa_zN缓冲层；所述的势垒层为Al_xIn_yGa_zN势垒层。

所述的P型Al_xIn_yGa_zN缓冲层与Al_xIn_yGa_zN势垒层中，x+y+z=1，0≤x≤1，0≤y≤1，0≤z≤1。

所述的背电极由金属或半导体材料制作而成。

背电极的连接方式有两种：一种是背电极与源极、漏极或栅极连接；另一种是背电极单独偏置，其偏置电压介于栅极电压与漏极电压之间。

衬底厚度为0到100μm，氮化铝（AlN）成核层的厚度为10nm到3μm，所述P型掺杂Al_xIn_yGa_zN缓冲层厚度为0.5μm到8μm，所述氮化镓（GaN）沟道层厚度为10nm到3μm，所述氮化铝（AlN）插入层厚度为1nm到10nm，所述Al_xIn_yGa_zN势垒层厚度为1nm到100nm。

在所述P型Al_xIn_yGa_zN缓冲层中，N_pT_buf的值介于0到2n_s，其中N_p为P型Al_xIn_yGa_zN缓冲层掺杂体密度，T_buf为P型Al_xIn_yGa_zN缓冲层厚度，n_s为沟道二维电子气面密度。

所述背电极长度介于0与L之间，L为器件有源区长度。

虽然上述发明内容是以GaN HFET为例进行说明，但是所提出的结构同样适用于其他半导体材料构成的多种HFET结构。

本发明与现有技术相比，具有如下的优点和有益效果：

本发明通过引入背电极，调整器件缓冲层电势分布，增大反向偏置时二维电子气沟道和P型缓冲层之间的电势差，使器件沟道二维电子气和P型缓冲层达到完全耗尽，从而使器件沟道电场分布更加均匀，提升器件击穿电压；同时完全耗尽的P型缓冲层可以更加有效地抑制缓冲层泄漏电流，进一步提升器件击穿电压。

附图说明

图1是己有技术GaN HFET结构示意图。

图2是已有技术RESURF GaN HFET结构。

图3是本发明提供的GaN HFET结构示意图。

图4是本发明提供的GaN HFET与已有技术GaN HFET截止状态下漏极泄漏电流比较。

图5是本发明提供的GaN HFET与已有技术RESURF GaN HFET截止状态下二维电子气沟道与P型缓冲层之间的电势差分布比较。

图6是本发明提供的GaN HFET与已有技术GaN HFET截止状态下沟道电场分布比较。

其中，图中附图标记对应的零部件名称为：

301－源极，302－漏极，303－栅极，304－势垒层，305－氮化铝（AlN）插入层，306－氮化镓（GaN）沟道层， 307－P型缓冲层，308－氮化铝（AlN）成核层，309－衬底，310－背电极。

具体实施方式

下面结合实施例对本发明作进一步地详细说明，但本发明的实施方式不限于此。

实施例

图1是己有技术GaN HFET结构示意图，主要包括衬底，氮化铝（AlN）成核层，氮化镓（GaN）缓冲层，氮化铝（AlN）插入层，铝镓氮（AlGaN）势垒层以及铝镓氮（AlGaN）势垒层上形成的源极、漏极和栅极，其中源极和漏极与铝镓氮（AlGaN）势垒层形成欧姆接触，栅极与铝镓氮（AlGaN）势垒层形成肖特基接触。

图2是已有技术RESURF GaN HFET结构，主要包括衬底，氮化铝（AlN）成核层，P型氮化镓（GaN）缓冲层，氮化镓（GaN）沟道层，氮化铝（AlN）插入层，铝镓氮（AlGaN）势垒层以及铝镓氮（AlGaN）势垒层上形成的源极、漏极和栅极，其中源极和漏极与势垒层形成欧姆接触，栅极与势垒层形成肖特基接触。

图3是本发明提供的GaN HFET结构示意图，主要包括衬底309（衬底厚度为0到100μm），氮化铝（AlN）成核层308，P型缓冲层307（P型Al_xIn_yGa_zN缓冲层），氮化镓（GaN）沟道层306，氮化铝（AlN）插入层305，势垒层304（Al_xIn_yGa_zN势垒层）以及势垒层304（Al_xIn_yGa_zN势垒层）上形成的源极301、漏极302和栅极303，其中源极301和漏极302与Al_xIn_yGa_zN势垒层形成欧姆接触，栅极303与Al_xIn_yGa_zN势垒层形成肖特基接触，它还包括与衬底309相连的背电极310，背电极310由金属或半导体材料制作，其连接方式可以是与源极301、漏极302或栅极303连接，也可以是单独偏置的，此时其偏置电压介于栅极303电压与漏极302电压之间；背电极310长度介于0与L之间，L为器件有源区长度。

P型缓冲层307为P型Al_xIn_yGa_zN缓冲层；势垒层304为Al_xIn_yGa_zN势垒层。

P型Al_xIn_yGa_zN缓冲层与Al_xIn_yGa_zN势垒层中，x+y+z=1，0≤x≤1，0≤y≤1，0≤z≤1。

在P型Al_xIn_yGa_zN缓冲层中，N_pT_buf的值介于0到2n_s，其中N_p为P型Al_xIn_yGa_zN缓冲层掺杂体密度，T_buf为P型Al_xIn_yGa_zN缓冲层厚度，n_s为沟道二维电子气面密度。

在本发明的GaN HFET中，最易于说明本发明意图的例子是图3所示的带有背电极310的GaN HFET与已有普通GaN HFET（图1）和普通RESURF GaNHFET（图2）对比；器件结构参数由表1给出。图4是本发明提供的GaNHFET与已有技术GaN HFET截止状态下漏极302泄漏电流比较；器件击穿电压定义为截止状态下漏极302电流达到1mA/mm时，漏极302所施加的偏置电压。如图4所示为截止状态下，不同GaN HFET结构漏极302泄漏电流比较，其中3条曲线从右至左分别为本发明提供的带有背电极310的GaN HFET漏极302泄漏电流、普通RESURF GaN HFET漏极泄漏电流和普通GaN HFET漏极泄漏电流。从图中可以看出，与普通GaNHFET和普通RESURF GaN HFET相比，背电极310的引入有效降低了器件的泄漏电流，提升了器件的击穿电压。

表1 器件仿真结构参数

为了验证本发明所提供的背电极310对器件缓冲层电势的调制作用，分别对如图2和图3所示的GaN HFET在击穿时二维电子气沟道与P型缓冲层之间的电势差分布进行了仿真，结果如图5所示，图中直线为实施例中沟道二维电子气与P型缓冲层完全耗尽时所需的电势差，图中灰色框为实施例中源极301，栅极303和漏极302的对应位置。通过求解泊松方程，得到欲使沟道二维电子气与P型缓冲层完全耗尽所需电势差（V_FD）可由公式（1）计算得出。

$V_{\mathrm{FD}}=\frac{{\mathrm{qn}}_s{T}_c}{{\mathrm{\ϵ}}_c}+\frac{q{N}_p{T_{\mathrm{buf}}}^2}{2{\mathrm{\ϵ}}_b}---\left(1\right)$

其中q为单位电子电量，n_s为沟道二维电子气面密度，T_c为氮化镓（GaN）沟道层厚度，ε_c为氮化镓（GaN）沟道层介电常数，N_p为P型缓冲层掺杂浓度，T_buf为P型缓冲层厚度，ε_b为P型缓冲层介电常数。对于表1给出的器件参数，欲使沟道二维电子气与P型缓冲层完全耗尽所需电势差（V_FD）约为146V（如图5中直线所示）。由图5可以看出，对于普通RESURF GaN HFET，二维电子气沟道与P型缓冲层之间的电势差不足以使沟道二维电子气和P型缓冲层完全耗尽，因此也就无法充分发挥GaN器件的耐压优势。而本发明所提供的背电极310结构通过调整器件缓冲层电势分布，增大了栅极303与漏极302之间二维电子气沟道与P型缓冲层307之间的电势差，使器件在截止状态下沟道二维电子气和P型缓冲层307完全耗尽，沟道电场分布更加均匀，从而提升器件的击穿电压。

为进一步验证背电极310结构对器件击穿电压的影响，分别对图1、图2和图3三种器件结构在击穿电压下的沟道电场分布进行了仿真，结果如图6所示。对于普通GaN HFET，较大的缓冲层泄漏电流导致器件在较低的电压下便被击穿，使其沟道电场远小于GaN材料的临界电场，同时由于栅极303和漏极302之间的沟道二维电子气不能完全耗尽，致使沟道电场主要集中在栅极303附近，不能充分发挥GaN材料的耐压优势。对于普通RESURF GaN HFET，缓冲层内P型杂质的引入抑制了器件缓冲层泄漏电流，使器件击穿电压得到了一定的提升。但是由于二维电子气沟道和P型缓冲层307之间的反向偏置电压不足以使沟道二维电子气和P型缓冲层307完全耗尽，虽然其沟道电场分布比普通GaN HFET更加均匀，但两个电场峰值之间的电场比较低（如图6所示），也不能充分发挥GaN材料的耐压优势。对于本发明提供的带有背电极310的GaN HFET，通过背电极310的引入调制器件缓冲层内的电势分布，增大了二维电子气沟道和P型缓冲层307之间的反向偏置电压，使二维电子气沟道和P型缓冲层307可以完全耗尽，栅极303与漏极302之间的电场分布更加均匀，有效地提升了器件的击穿电压。

虽然上述实施例子是以氮化镓基异质结场效应晶体管(GaN HFET)为例进行说明的，但是所提出结构适用于各种其他半导体材料构成的多种结构晶体管。

以上所述，仅是本发明的较佳实施例，并非对本发明做任何形式上的限制，凡是依据本/发明的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本发明的保护范围之内。

Claims (4)

1.一种具有背电极结构的氮化镓基异质结场效应晶体管，从下至上依次主要由衬底(309)，氮化铝(AlN)成核层(308)，P型缓冲层(307)，氮化镓(GaN)沟道层(306)，氮化铝(AlN)插入层(305)及势垒层(304)组成，在势垒层(304)上形成有源极(301)、漏极(302)和栅极(303)，源极(301)及漏极(302)与势垒层(304)形成欧姆接触，栅极(303)与势垒层(304)形成肖特基接触，其特征在于：还包括与衬底(309)接触的背电极(310)；所述的P型缓冲层(307)为P型Al_xIn_yGa_zN缓冲层；所述的势垒层(304)为Al_xIn_yGa_zN势垒层；所述的P型Al_xIn_yGa_zN缓冲层与Al_xIn_yGa_zN势垒层中，x+y+z＝1，0≤x≤1，0≤y≤1，0≤z≤1；所述的背电极(310)由金属或半导体材料制作而成；所述的背电极(310)单独偏置，其偏置电压介于栅极(303)电压与漏极(302)电压之间。

2.根据权利要求1所述的一种具有背电极结构的氮化镓基异质结场效应晶体管，其特征在于：所述衬底(309)的厚度为0到100微米。

3.根据权利要求2所述的一种具有背电极结构的氮化镓基异质结场效应晶体管，其特征在于：在所述P型Al_xIn_yGa_zN缓冲层中，N_pT_buf的值介于0到2n_s，其中N_p为P型Al_xIn_yGa_zN缓冲层掺杂体密度，T_buf为P型Al_xIn_yGa_zN缓冲层厚度，n_s为沟道二维电子气面密度。

4.根据权利要求3所述的一种具有背电极结构的氮化镓基异质结场效应晶体管，其特征在于：所述背电极(310)长度介于0与L之间，L为器件有源区长度。